JPS5816341B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 この発明は、１トランジスタ１キヤパシタのダイナミッ
ク型メモリ素子の製造方法に係るもので、特にスイッチ
ングトランジスタのゲート電極とキャパシタ電極の多結
晶シリコンが重なり合っている二重多結晶シリコン構造
をもつメモリ素子の特性改善をはかった半導体装置の製
造方法に関するものである。

１トランジスタ１キヤパシタのダイナミック型メモリ素
子は高集積化に適しており、将来の大容量メモリの主流
になるといわれている。

キャパシタ電極に第１層の多結晶シリコン、ゲート電極
に第２層の多結晶シリコンを用いた２重多結晶シリコン
構造をもつメモリ素子は高集積性をさらに進めるもので
、活発な開発が行われている。

以下従来の２重多結晶シリコン構造をもつメモリ素子の
製造方法の一例を述べ、次いでこの発明による２重多結
晶シリコン構造をもつメモリ素子の製造方法について説
明する。

第１図〜第３図は従来のものの製造工程を説明するため
の断面図である。

Ｓｉ基板を用いたｎチャンネルＭＯ８ＦＥＴをスイッチ
ングトランジスタとして用いる場合は、ｐ形シリコン基
板１にシリコン窒化膜を用いた選択酸化法によりフィー
ルド酸化膜２を形成し、このフィールド酸化膜２以外の
シリコン面が露出した部分にキャパシタの電極間絶縁物
となるべきシリコン酸化膜３を形成した後、キャパシタ
電極となる第１層の多結晶シリコン膜４を成長させる。

この場合、不純物は多結晶シリコン膜４の成長中にドー
プしても、または成長後拡散法などでドープしてもよい
。

次にプラズマガスによるエツチングなどを多結晶シリコ
ン膜４に施してキャパシタ電極を形成する。

つづいてＭＯＳＦＥＴを形成すべき部分のｐ型シリコン
基板１０表面を露出させた後、ＭＯＳＦＥＴのゲート酸
化膜５を形成する（第１図）。

次にＭＯＳＦＥＴのゲート電極となる第２層の多結晶シ
リコン膜６を成長し、これをエツチングによりゲート電
極部分を形成し、さらにドレインとなるべき部分の多結
晶シリコン膜６およびゲート酸化膜５を除去した後、不
純物のリンを拡散してドレイン拡散層７を形成する（第
２図）。

最後に上積み酸化膜８を形成した後、この酸化膜８にコ
ンタクトホールを開孔し、Ａ１配線９を施せば１トラン
ジスタ１キヤパシタのメモリ素子が得られる（第３図）
。

上述の２重多結晶シリコン構造をもつメモリ素子はゲー
ト電極とキャパシタ電極が重なり合っているために、従
来の１層多結晶シリコン構造をもつメモリ素子で必要で
あったソース拡散領域が不要となるため高集積化が可能
となる。

しかし、第３図に示す２重多結晶シリコン構造をもつメ
モリ素子にお℃・て問題となるのは重なり合った多結晶
シリコン間の絶縁性である。

この多結晶シリコン間の絶縁耐圧は使用条件を考えると
６０Ｖ以上あることが要求される。

第１層、第２層の多結晶シリコン膜４，６間の絶縁膜は
第１図〜第３図の製造方法のところで示したようにスイ
ッチングトランジスタのゲート酸化膜５の形成によって
第１層の多結晶シリコン膜４上に形成されるものである
。

スイッチングトランジスタを高速度化するためにはスイ
ッチングトランジスタのゲート長りを短くしなければな
らないが、ゲート長しが短くなるとＭＯＳＦＥＴのしき
い値電圧ＶＴＨが急激に低下するといういわゆるショー
トチャンネル効果が生じる。

これを防ぐ有効な手段の１つとしてゲート酸化膜５を薄
くする方法が一般的によく行われている。

例えばＬ−１μｍのトランジスタではゲート酸化膜５の
膜厚を２５０λ程度にしなげればならないともいわれて
いる。

このようにスイッチングトランジスタのゲート酸化膜５
の膜厚が薄℃・と絶縁耐圧も非常に低く、所望の値を得
ることが困難である。

またゲート酸化膜５の膜厚が薄く、１層であるのでピン
ホールが発生し易く、ピンホールがある場合、第１層、
第２層の多結晶シリコン膜４，６が、短絡し致命的な不
良をひき起す。

この発明はかかる従来の２重多結晶シリコン構造をもつ
メモリ素子の欠点を、改良するためになされたものであ
り、第１層、第２層の多結晶シリコン間の絶縁耐圧の向
上およびピンホール数の減少を目的とするものである。

以下この発明について詳細に説明する。

第４図〜第１１図はこの発明の一実施例の製造工程を示
す断面図で、まずｐ形シリコン基板１に選択酸化法によ
り厚℃・フィールド酸化膜２を形成する（第４図）。

次℃・で、フィールド酸化膜２以外のシリコン面が露出
した部分にメモリ素子のキャパシタ部分の電極間絶縁物
となるべきシリコン酸化膜３を形成した後、第１層の多
結晶シリコン膜４を形成する。

この場合、不純物は多結晶シリコン成長中にドープして
も、成長後拡散法などでドープしてもよい（第５図）。

その後、第１層の多結晶シリコン膜４上にシリコン窒化
膜１０をＣＶＤ法などで形成する（第６図）。

このシリコン窒化膜１０の膜厚は１０００λ以上あれば
第１層、第２層の多結晶シリコン膜間の絶縁耐圧は充分
保証される。

このあとレジスト１１をマスクにＣＦ４などのプラズマ
ガス中でシリコン窒化膜１０、第１層の多結晶シリコン
膜４のエツチングを行う（第７図）。

レジスト１１の除去後、シリコン酸化膜３を除去し、ス
イッチングトランジスタが形成されるべき部分のｐ形シ
リコン基板１０表面を露出させる（第８図）。

次にＭＯＳＦＥＴのゲート酸化膜５を形成する。

この場合、第１層の多結晶シリコン膜４上のシリコン窒
化膜１０も表面が酸化され薄い酸化膜が形成される。

このため、シリコン窒化膜１０にピンホールがあったと
してもシリコン窒化膜上に薄い酸化膜があることにより
、ピンホール数は減少スる（第９図）。

このあと第２層の多結晶シリコン膜６を成長し、さらに
この多結晶シリコン膜６をエツチングしゲート電極部分
を形成し、次いでドレインとなるべき部分のゲート酸化
膜５および第２層の多結晶シリコン膜６を除去した後、
不純物リンを拡散してドレイン拡散層７を形成する（第
１０図）。

最後に上積み酸化膜８にコンタクトホールを開孔し、Ａ
Ｉ配線９を施せば１トランジスタ１キヤパシタのメモリ
素子が得られる（第１１図）。

以上説明したようにこの発明は、第１層の多結晶シリコ
ン膜と第２層の多結晶シリコン膜の間に１０００Å以上
の厚さをもつシリコン窒化膜を形成したので、ゲート酸
化膜の膜厚に関係なく所定の第１層、第２層の多結晶シ
リコン膜の絶縁耐圧が得られる。

またシリコン窒化膜が酸化されて絶縁膜が形成されるの
で、シリコン窒化膜と酸化膜の２層になるため、ピンホ
ール数が減少する等の利点がある。

【図面の簡単な説明】

第１図〜第３図は従来の２重多結晶シリコン構造をもつ
メモリ素子の製造方法を説明するための断面図、第４図
〜第１１図はこの発明による２重多結晶シリコン構造を
もつメモリ素子の製造工程を説明するための断面図であ
る。 図中、１はＤ形シリコン基板、２はフィールド酸化膜、
３はシリコン酸化膜、４は第１層の多結晶シリコン膜、
５はゲート酸化膜、６は第２層の多結晶シリコン膜、７
はドレイン拡散層、８は上積み酸化膜、９はＡＩ配線、
１０はシリコン窒化膜、１１はレジストである。 なお、図中の同一符号は同一または相轟部分を示す。

Claims (1)

1. 【特許請求の範囲】 １１トランジスタ１キャパシタを有する半導体装置の製
   造方法において、厚いフィールド酸化膜を有するシリコ
   ン基板上に、シリコン酸化膜などの絶縁膜を形成する工
   程と、前記シリコン酸化膜上に不純物を含んだ第１層の
   多結晶シリコン膜を形成する工程と、前記第１層の多結
   晶シリコン膜上にシリコン窒化膜を形成する工程と、前
   記シリコン窒化膜および第１層の多結晶シリコン膜を写
   真製版工程によりエツチング後、ゲート酸化膜およびゲ
   ート電極となるべき第２層の多結晶シリコン膜を形成す
   る工程を含むことを特徴とする半導体装置の製造方法。 ２ 第１層の多結晶シリコン膜上に形成されるシリコン
   窒化膜は１０００Å以上の厚さを有するものである特許
   請求の範囲第１項記載の半導体装置の製造方法。