JPS58164231A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58164231A JPS58164231A JP57046244A JP4624482A JPS58164231A JP S58164231 A JPS58164231 A JP S58164231A JP 57046244 A JP57046244 A JP 57046244A JP 4624482 A JP4624482 A JP 4624482A JP S58164231 A JPS58164231 A JP S58164231A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- semiconductor
- semiconductor device
- plate
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
- H10W72/07331—Connecting techniques
- H10W72/07337—Connecting techniques using a polymer adhesive, e.g. an adhesive based on silicone or epoxy
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分計〕
この発明は半導体装置の製造方法に係り、１ＶＩＫ会金
による方法及び圧接による方法によって電極を取り出し
ている半導体装置の製造方法において。
による方法及び圧接による方法によって電極を取り出し
ている半導体装置の製造方法において。
電極圧接時の面内圧力分布の不均一を緩和する半導体装
、１の製造方法に関する。
、１の製造方法に関する。
一般に、半導体基体と金属板との合金によりアノード電
極を形成し、半導体基体金属と会＠板の圧接によやカソ
ード電極を取や出す方法を用いている大電力用のサイリ
スタやゲートターンオフサイリスタは、加圧圧接時にカ
ノード電１ｍにおいて、≠導体基体金属と金属板間の平
面方向の圧力分布が不均一に′＆る。この王な原因は、
アノード電極として使用する温度補償板と半導体４体と
の熱膨張係数が這うため、合金工程時の加熱、冷却に伴
なうバイメタル効果によって素子全体が湾曲する九めで
ある。このと愈のカソード電嘱圧接の断面ｌ媚＋１ｌ−
ｓ１１ｉｉに示す。ｑυはシリコン等からなる半導体基
体、ｑ２は半導体基体のカソード電極、 （１３はカソ
ード電極ポスト、ｔ１４はａｍ補償板である。
極を形成し、半導体基体金属と会＠板の圧接によやカソ
ード電極を取や出す方法を用いている大電力用のサイリ
スタやゲートターンオフサイリスタは、加圧圧接時にカ
ノード電１ｍにおいて、≠導体基体金属と金属板間の平
面方向の圧力分布が不均一に′＆る。この王な原因は、
アノード電極として使用する温度補償板と半導体４体と
の熱膨張係数が這うため、合金工程時の加熱、冷却に伴
なうバイメタル効果によって素子全体が湾曲する九めで
ある。このと愈のカソード電嘱圧接の断面ｌ媚＋１ｌ−
ｓ１１ｉｉに示す。ｑυはシリコン等からなる半導体基
体、ｑ２は半導体基体のカソード電極、 （１３はカソ
ード電極ポスト、ｔ１４はａｍ補償板である。
従来は、半導体基体を構成するシリコンの熱膨張係数に
近い熱膨張係数をもつ、タングステンやモリブデンなど
の金属を温度補償板に使用することに上り上記間ＩＩＫ
対する改良を麿してきた。−列として、第２図にシリコ
ン基板とタングステン板による従来の合金工程の断面図
を示す、又、この前後の工程は、本発明に直接関係がな
いので省略する。第２図（３１）は合金工椙前であり、
０υはシリコン基体、α４はタングステン等からなるａ
ｔ補償板％ａ勾はアルミニウム箔である。この系のア四
イは、シリコン基板とアルミニウム箔、アルミニウム箔
とタングステン板の２ａｌ類の合金が行なわれる。前者
の共晶＠度は７１０℃、後者の共晶＠賓は６９０℃なの
で７１０℃以上に加熱すればこれらを一体化することが
できる。ｔ４２図（ｂ）は合金工程後である。タングス
テンは、シリコンに比べてａｍ張係数が６倍程度あり、
７１０℃で共晶し九後、冷却すると、バイメタル効果に
よって合金工程後は第２図（ｂ）のように湾曲し九１ｆ
Ｎｃｆｋる。Ｏｅは合金層で、αηは湾曲によって生じ
たシリコン基板の中心と周辺部の反抄長である。−例□
として、シリコン基板の厚さを６００Ａｍ１タングステ
ン板の厚さ３關、各々の直径を６ｃｍとし九時の反抄長
は約１００μｍ程度であり、カンード電極圧接時の平面
方向の圧力不均一は必至である。
近い熱膨張係数をもつ、タングステンやモリブデンなど
の金属を温度補償板に使用することに上り上記間ＩＩＫ
対する改良を麿してきた。−列として、第２図にシリコ
ン基板とタングステン板による従来の合金工程の断面図
を示す、又、この前後の工程は、本発明に直接関係がな
いので省略する。第２図（３１）は合金工椙前であり、
０υはシリコン基体、α４はタングステン等からなるａ
ｔ補償板％ａ勾はアルミニウム箔である。この系のア四
イは、シリコン基板とアルミニウム箔、アルミニウム箔
とタングステン板の２ａｌ類の合金が行なわれる。前者
の共晶＠度は７１０℃、後者の共晶＠賓は６９０℃なの
で７１０℃以上に加熱すればこれらを一体化することが
できる。ｔ４２図（ｂ）は合金工程後である。タングス
テンは、シリコンに比べてａｍ張係数が６倍程度あり、
７１０℃で共晶し九後、冷却すると、バイメタル効果に
よって合金工程後は第２図（ｂ）のように湾曲し九１ｆ
Ｎｃｆｋる。Ｏｅは合金層で、αηは湾曲によって生じ
たシリコン基板の中心と周辺部の反抄長である。−例□
として、シリコン基板の厚さを６００Ａｍ１タングステ
ン板の厚さ３關、各々の直径を６ｃｍとし九時の反抄長
は約１００μｍ程度であり、カンード電極圧接時の平面
方向の圧力不均一は必至である。
本発明はｂ記欠点についてなされたもので、特に合会工
！＠ｆ！ＩｊＫ半導体基体表面を球面状に加工すること
てよ抄、合金工程後の半導体基体表面をほぼ平らにし、
カノード電橿圧接時の平面方向の圧力不均一を緩和する
半導体Ｉｓ萱の製造方法を提供するととくある。
！＠ｆ！ＩｊＫ半導体基体表面を球面状に加工すること
てよ抄、合金工程後の半導体基体表面をほぼ平らにし、
カノード電橿圧接時の平面方向の圧力不均一を緩和する
半導体Ｉｓ萱の製造方法を提供するととくある。
第３図に本発明の製造方法による合金工程の断面・Ａを
示す、第３図（噂は合会工福前であり、１３０は本発明
（より加工し九半導体基体、ａ！９はアルミニウム箔、
０４は温度補償板で、第３図（ｂ）は合金工程後で、１
・は合金属である０次に第３１！ＩＩ（ａ）の半導体基
体らυの表面を球面状〈加工する加工法及び加工量を以
下に示す、半導体基体Ｃ（υの表面を球面状に加工する
方法としては、機械的に行う研摩又は薬品によるエツチ
ングなどがあるが、機械的に行う研ｌｌは、半導体基板
０１ｍ面に欠陥を作秒ヤすいため、薬品によるエツチン
グが望ましい、以下、薬品による加工法を第４１１に−
ｔ−りて述べる。まず、 ′第４図１ａ）のように半
導体基体１３０表面のアノード側を耐彎性の物質からな
る保−膜（４８ｍ） 、丙えはワックスやテープなどで
覆い、エツチング液から保護する０次に弗酸と硝酸の混
合液にてエツチングする。なお弗酸と硝酸の？ｊ＆比及
びエラチン（グ時間は後述する０次に、第４図（ｂ）の
ように半導体基体ｃ３Ｉのカソード側に上記と同じよう
に保護ＩＩ （４ｍ）を形成し、弗酸と硝酸の混合液如
てエツチングする。４４図（ｃ）は半導体基体Ｇ１）の
加工後の断面図であり、−は半導体基体の中心と周辺の
加工量の差である。第５図にエツチング液の弗酸と硝酸
の混合比を賓えた時の半導体躯体の中心（ａ）と周辺（
ｂ）のエツチング速度を示す、なおこの図はエツチング
液の温度が２２〜２３℃におけるものである。−例とし
て、半導体基体Ｇｏの中心と周辺の加工量の差を１００
μｆｎ Ｋする場合のエツチング液の１合比焚びエツチ
ング時間を以下に述べる。第５図より半導体基体の中心
と周辺の加工量の差を１００μｍＫする場合、弗酸と硝
酸の混合比が１対０．３の液により半導体基体のカソー
ド側を２０分関上配方法により加工し、次に弗酸と硝酸
の混合比が１対３の液により半導体基体のアノード側を
２０分間上１方法により加工することで達成される。直
径６１のシリコン基帷と直＠＠ＣＳのタングステン板を
使って各々の厚みを変えた場合、半導体基体の中心と一
辺の加工量の差の蝋適値は表−ＩＫ示すとお秒である。
示す、第３図（噂は合会工福前であり、１３０は本発明
（より加工し九半導体基体、ａ！９はアルミニウム箔、
０４は温度補償板で、第３図（ｂ）は合金工程後で、１
・は合金属である０次に第３１！ＩＩ（ａ）の半導体基
体らυの表面を球面状〈加工する加工法及び加工量を以
下に示す、半導体基体Ｃ（υの表面を球面状に加工する
方法としては、機械的に行う研摩又は薬品によるエツチ
ングなどがあるが、機械的に行う研ｌｌは、半導体基板
０１ｍ面に欠陥を作秒ヤすいため、薬品によるエツチン
グが望ましい、以下、薬品による加工法を第４１１に−
ｔ−りて述べる。まず、 ′第４図１ａ）のように半
導体基体１３０表面のアノード側を耐彎性の物質からな
る保−膜（４８ｍ） 、丙えはワックスやテープなどで
覆い、エツチング液から保護する０次に弗酸と硝酸の混
合液にてエツチングする。なお弗酸と硝酸の？ｊ＆比及
びエラチン（グ時間は後述する０次に、第４図（ｂ）の
ように半導体基体ｃ３Ｉのカソード側に上記と同じよう
に保護ＩＩ （４ｍ）を形成し、弗酸と硝酸の混合液如
てエツチングする。４４図（ｃ）は半導体基体Ｇ１）の
加工後の断面図であり、−は半導体基体の中心と周辺の
加工量の差である。第５図にエツチング液の弗酸と硝酸
の混合比を賓えた時の半導体躯体の中心（ａ）と周辺（
ｂ）のエツチング速度を示す、なおこの図はエツチング
液の温度が２２〜２３℃におけるものである。−例とし
て、半導体基体Ｇｏの中心と周辺の加工量の差を１００
μｆｎ Ｋする場合のエツチング液の１合比焚びエツチ
ング時間を以下に述べる。第５図より半導体基体の中心
と周辺の加工量の差を１００μｍＫする場合、弗酸と硝
酸の混合比が１対０．３の液により半導体基体のカソー
ド側を２０分関上配方法により加工し、次に弗酸と硝酸
の混合比が１対３の液により半導体基体のアノード側を
２０分間上１方法により加工することで達成される。直
径６１のシリコン基帷と直＠＠ＣＳのタングステン板を
使って各々の厚みを変えた場合、半導体基体の中心と一
辺の加工量の差の蝋適値は表−ＩＫ示すとお秒である。
表−１
〔発明の効果〕
次に本発明の効果を説明する０本発明の製造方法１ｄ、
合金工程によ抄半導体基体ｓ、ｍが湾曲する量をちらか
しめ半導体基体ｓ１を球面状に加工することが特徴であ
る６合金工程などのように２種類の物質を頓着させ九場
合、一方の物質の厚みをｆｉ場に厚くしなければ、温度
が変化した時そのバイメタル効ＮｋＫよって一方に湾曲
する。一方、本発明による製造方法によれば、半導体薔
体又唸温度補償板の一方又は両方を薄くしても合会工鴇
後の半導体表面をほぼ平らＫでき、電極圧接時（平面方
向の圧力分布の不均一を緩和することを可能にする。
合金工程によ抄半導体基体ｓ、ｍが湾曲する量をちらか
しめ半導体基体ｓ１を球面状に加工することが特徴であ
る６合金工程などのように２種類の物質を頓着させ九場
合、一方の物質の厚みをｆｉ場に厚くしなければ、温度
が変化した時そのバイメタル効ＮｋＫよって一方に湾曲
する。一方、本発明による製造方法によれば、半導体薔
体又唸温度補償板の一方又は両方を薄くしても合会工鴇
後の半導体表面をほぼ平らＫでき、電極圧接時（平面方
向の圧力分布の不均一を緩和することを可能にする。
本発明の実権例によれば、直径６１で厚さが１０００μ
ｍのシリコン基体と直径６ｃｍで厚さが３關のタングス
テン板において、シリコン基体のアノード側を耐酸性の
テープで保護し、弗酸と鋼管の混合比が１対０．３のエ
ツチング液で２０分間エツチングする。さらにシリコン
基体のアノード側を露出させ、カノード側を耐酸性のテ
ープで保護し弗酸と硝酸の混合比が１対７のエツチング
液で１０分間エツチングする。このシリコン基体と上記
のタン・ゲステン板により合金した賭果、シリコン基体
表面の凹凸は±５μｍ以内に収まった。第６図に従来方
法で合金した時の平面方向の圧力分布と本１！廁例で合
金した時の平面方向の圧力分布を示す。なお両者とも厚
さ、直径、電極王接叶同じである。＠６図（ａ）Ｆ１従
来方法によ）合金した時の平面方向の圧力分有を示し、
第６１１（ｂ）は本実権９１によ知合会した時の平面方
向の圧力分布を示す。
ｍのシリコン基体と直径６ｃｍで厚さが３關のタングス
テン板において、シリコン基体のアノード側を耐酸性の
テープで保護し、弗酸と鋼管の混合比が１対０．３のエ
ツチング液で２０分間エツチングする。さらにシリコン
基体のアノード側を露出させ、カノード側を耐酸性のテ
ープで保護し弗酸と硝酸の混合比が１対７のエツチング
液で１０分間エツチングする。このシリコン基体と上記
のタン・ゲステン板により合金した賭果、シリコン基体
表面の凹凸は±５μｍ以内に収まった。第６図に従来方
法で合金した時の平面方向の圧力分布と本１！廁例で合
金した時の平面方向の圧力分布を示す。なお両者とも厚
さ、直径、電極王接叶同じである。＠６図（ａ）Ｆ１従
来方法によ）合金した時の平面方向の圧力分有を示し、
第６１１（ｂ）は本実権９１によ知合会した時の平面方
向の圧力分布を示す。
第６＠よ抄、従来方法で合金し友時の平面方向の圧力分
布は半導体基体の局迎に比べて中心付近が約６倍ｍｍで
ある０本夷論例によれば、半導体基体の平１方向の圧力
分布は１周辺に比べて中心が約２倍ｍｍであう九。
布は半導体基体の局迎に比べて中心付近が約６倍ｍｍで
ある０本夷論例によれば、半導体基体の平１方向の圧力
分布は１周辺に比べて中心が約２倍ｍｍであう九。
上配夷１ｓｆｌｌではシリコン基体とタングステン板に
おいて行なったが、シリコンの他、ガリウムリンなど化
合物半導体と、モリブデン板等の半導体基体と熱膨張係
数が比較的同じものにても同様に適用できるのは轟然で
ある。
おいて行なったが、シリコンの他、ガリウムリンなど化
合物半導体と、モリブデン板等の半導体基体と熱膨張係
数が比較的同じものにても同様に適用できるのは轟然で
ある。
第１Ｉは、従来Ｏ方法によ抄合金した半導体装置に電極
を８ＥＩＩＬ、え断Ｗ図、第２図は従来の合会工椙と合
ｆＩ！優の断ｇ＠、第３１Ｅｌｔｉ本発明による合金工
種と合金後のｌｌｌ’ｒ−閏、第４閏は本発明による半
導体基体の加工方法の断面図、第５図は弗酸と硝酸の混
合比を変え九時の半導体基体のエツチング速度を示す図
、第６図は、従来方法によ抄会会した物と本実権例で合
金した物との平面方向の圧力分布を示す図である。 ３１：半導体基体、１４：ａ度補償板、１５：アルＺニ
ウム箔。 ４８ｇ＝４８ｂ ：保穫膜。 ｌ 第１図 第２図 第３図 第６図 辺 ゝ 巧
を８ＥＩＩＬ、え断Ｗ図、第２図は従来の合会工椙と合
ｆＩ！優の断ｇ＠、第３１Ｅｌｔｉ本発明による合金工
種と合金後のｌｌｌ’ｒ−閏、第４閏は本発明による半
導体基体の加工方法の断面図、第５図は弗酸と硝酸の混
合比を変え九時の半導体基体のエツチング速度を示す図
、第６図は、従来方法によ抄会会した物と本実権例で合
金した物との平面方向の圧力分布を示す図である。 ３１：半導体基体、１４：ａ度補償板、１５：アルＺニ
ウム箔。 ４８ｇ＝４８ｂ ：保穫膜。 ｌ 第１図 第２図 第３図 第６図 辺 ゝ 巧
Claims (1)
- ２つの主面を有し且つＰＮ接合を１つ以上有する半導体
基体と、該半導体基体の少なくとも一方側に設けられた
温度補償板とから成る半導体装置において、前記半導体
基体の少なくとも一方の主面をあらかじめ球面状に加工
した後ａｔ補償板と合金させて、半導体装置表面をほぼ
平らにすることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57046244A JPS58164231A (ja) | 1982-03-25 | 1982-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57046244A JPS58164231A (ja) | 1982-03-25 | 1982-03-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58164231A true JPS58164231A (ja) | 1983-09-29 |
Family
ID=12741726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57046244A Pending JPS58164231A (ja) | 1982-03-25 | 1982-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164231A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189937A (ja) * | 1984-03-12 | 1985-09-27 | Fujitsu Ltd | レジスト塗布装置 |
| US7199448B2 (en) | 2001-02-14 | 2007-04-03 | Infineon Technologies Ag | Integrated circuit configuration comprising a sheet-like substrate |
| CN103871837A (zh) * | 2012-12-18 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | 改善晶圆翘曲度的方法 |
-
1982
- 1982-03-25 JP JP57046244A patent/JPS58164231A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60189937A (ja) * | 1984-03-12 | 1985-09-27 | Fujitsu Ltd | レジスト塗布装置 |
| US7199448B2 (en) | 2001-02-14 | 2007-04-03 | Infineon Technologies Ag | Integrated circuit configuration comprising a sheet-like substrate |
| CN103871837A (zh) * | 2012-12-18 | 2014-06-18 | 上海华虹宏力半导体制造有限公司 | 改善晶圆翘曲度的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US2971251A (en) | Semi-conductive device | |
| US2959501A (en) | Silicon semiconductor device and method of producing it | |
| GB925085A (en) | Packaging technique for fabrication of very small semiconductor devices | |
| JPS58164231A (ja) | 半導体装置の製造方法 | |
| US3620692A (en) | Mounting structure for high-power semiconductor devices | |
| GB797304A (en) | Improvements in or relating to the manufacture of semiconductor devices | |
| JPS4820946B1 (ja) | ||
| US3093882A (en) | Method for producing a silicon semiconductor device | |
| US3638304A (en) | Semiconductive chip attachment method | |
| US3607148A (en) | Solder preforms on a semiconductor wafer | |
| JPS58170044A (ja) | 半導体素子 | |
| JPS635537A (ja) | 半導体装置 | |
| US3715234A (en) | Non-rectifying composite contact for semiconductor devices | |
| JPS5498596A (en) | Picture display unit and its manufacture | |
| US3177054A (en) | Compound foil for connecting electrodes to semiconductor material | |
| JPS59939A (ja) | 半導体装置 | |
| JPS5821346A (ja) | 半導体装置 | |
| US3729818A (en) | Semiconductive chip attachment means | |
| JPH0770567B2 (ja) | キヤリアテ−プ及びその製造方法 | |
| JPS5784140A (en) | Semiconductor device | |
| CA1222576A (en) | Semiconductor device with improved support member | |
| JPH0478182B2 (ja) | ||
| JPS61189668A (ja) | 半導体装置 | |
| JPS6032764Y2 (ja) | 半導体素子 | |
| GB1380143A (ja) |