JPS58165381A - 高耐電圧ｍｏｓトランジスタ - Google Patents
高耐電圧ｍｏｓトランジスタInfo
- Publication number
- JPS58165381A JPS58165381A JP58037216A JP3721683A JPS58165381A JP S58165381 A JPS58165381 A JP S58165381A JP 58037216 A JP58037216 A JP 58037216A JP 3721683 A JP3721683 A JP 3721683A JP S58165381 A JPS58165381 A JP S58165381A
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- JP
- Japan
- Prior art keywords
- conductivity type
- substrate
- region
- source
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/371—Inactive supplementary semiconductor regions, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/213—Channel regions of field-effect devices
- H10D62/221—Channel regions of field-effect devices of FETs
- H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
- H10D62/314—Channel regions of field-effect devices of FETs of IGFETs having vertical doping variations
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/126—Power FETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、第一導電型の半導体基板の表面に析出した
エピタキシャル層の上に絶縁層があり、この絶縁層の上
にポリシリコンのゲート電極が設けられ、エピタキシャ
ル層の表面部分には充分高濃度にドープされた第二導電
型のソース領域とドレン領域が作られ、ソース領域とド
レン領域の間にチャネル領域として作用する第一導電型
区域が設けられている超高密度集積回路用の高耐電圧Ｍ
Ｏ８）ランジスタとその製造方法に関する。チャネル領
域として作用する区域には基板に向って変化する濃度を
もってドーパントが注入される。
エピタキシャル層の上に絶縁層があり、この絶縁層の上
にポリシリコンのゲート電極が設けられ、エピタキシャ
ル層の表面部分には充分高濃度にドープされた第二導電
型のソース領域とドレン領域が作られ、ソース領域とド
レン領域の間にチャネル領域として作用する第一導電型
区域が設けられている超高密度集積回路用の高耐電圧Ｍ
Ｏ８）ランジスタとその製造方法に関する。チャネル領
域として作用する区域には基板に向って変化する濃度を
もってドーパントが注入される。
集積ＭＯ８回路が次第に微細化されるにつれてチャネル
長が１５μｍであって通常の動作電圧５■（基板電圧−
２５Ｖ）を満たすトランジスタが必要となった。この場
合チャネル長のばらつきに基くしきい値電圧の再現性の
悪化およびなだれ増倍現象に基く耐電圧の低下が重大な
問題となる。
長が１５μｍであって通常の動作電圧５■（基板電圧−
２５Ｖ）を満たすトランジスタが必要となった。この場
合チャネル長のばらつきに基くしきい値電圧の再現性の
悪化およびなだれ増倍現象に基く耐電圧の低下が重大な
問題となる。
現在この問題の解決法として高抵抗の基板上に構成され
たＭＯＳ）ランジスタのチャネル区域に二重イオン注入
を実施してソースとドレンの侵入深さを減少させ、又薄
いゲート酸化膜を設けることは公知である（ ＩＥＥＥ
５ｏｌｉｄ ＳｔａｔｅＣ１ｒｃｕｉｔｓ、５Ｃ
−９，１９７４，ｐｐ ２５６〜２６８）。
たＭＯＳ）ランジスタのチャネル区域に二重イオン注入
を実施してソースとドレンの侵入深さを減少させ、又薄
いゲート酸化膜を設けることは公知である（ ＩＥＥＥ
５ｏｌｉｄ ＳｔａｔｅＣ１ｒｃｕｉｔｓ、５Ｃ
−９，１９７４，ｐｐ ２５６〜２６８）。
例えば文献（ＩＥＥＥ、 ＥＤ−２４，Ｌ９７７、 Ｉ
）、 １９６〜２０４）に発表されている二重イオン注
入の考えは実際には充分利用されていない。特に深いイ
オン注入に対してはトランジスタの破壊放電電圧を低下
させないようにするためソースに対してドレン電圧を遮
蔽するのに適した量よりも遥かに低い通人イオン量が選
ばれる。
）、 １９６〜２０４）に発表されている二重イオン注
入の考えは実際には充分利用されていない。特に深いイ
オン注入に対してはトランジスタの破壊放電電圧を低下
させないようにするためソースに対してドレン電圧を遮
蔽するのに適した量よりも遥かに低い通人イオン量が選
ばれる。
二重イオン注入ＭＯＳ構造、二重拡散ＭＯＳ構造、埋め
込み領域ＭＯＳ構造、分離ゲートと低濃度トープドレン
領域を持つＭＯＳ構造等の概念も上記０問題０解決手段
ａｔ、”ｃ公知７あるｈ′・５゛ずれも極めて複雑な操
作を必要とし長チャネルしき１ い値電圧の再現性が悪いという欠点を持っている。
込み領域ＭＯＳ構造、分離ゲートと低濃度トープドレン
領域を持つＭＯＳ構造等の概念も上記０問題０解決手段
ａｔ、”ｃ公知７あるｈ′・５゛ずれも極めて複雑な操
作を必要とし長チャネルしき１ い値電圧の再現性が悪いという欠点を持っている。
・：ｉ：・
この発明の目的は、超高密度集積回路用として高いイオ
ン注入密度による深いイオン注入の長所をしきい値電圧
の短チヤネル効果の達成に利用し、比較的低いドレン電
圧においてのトランジスタの破壊放電が避けられるＭＯ
Ｓ）ランジスタを提供することである。更にこのＭＯＳ
トランジスタに対してできるだけ簡単に実施することが
できる製造方法を提供することもこの発明の目的である
〇この目的はＭＯＳ）ランジスタの次の構成を採用する
ことによって達成される。
ン注入密度による深いイオン注入の長所をしきい値電圧
の短チヤネル効果の達成に利用し、比較的低いドレン電
圧においてのトランジスタの破壊放電が避けられるＭＯ
Ｓ）ランジスタを提供することである。更にこのＭＯＳ
トランジスタに対してできるだけ簡単に実施することが
できる製造方法を提供することもこの発明の目的である
〇この目的はＭＯＳ）ランジスタの次の構成を採用する
ことによって達成される。
（ａ） 第一導電型の基板を低抵抗とし、その上のエ
ピタキシャル層は同じ第一導電型の高抵抗とする。
ピタキシャル層は同じ第一導電型の高抵抗とする。
（ｔ））エピタキシャル層の厚さは最大でソース／ドレ
ン領域の深さの１０倍であり、チャネル領域に注入され
たドーパントの最大濃度部分の深さの少くとも２倍とす
る。
ン領域の深さの１０倍であり、チャネル領域に注入され
たドーパントの最大濃度部分の深さの少くとも２倍とす
る。
１
（Ｃ） 第一導電型のチャネル領域が基板に向って上
乙 昇するドーパント一度を有し、注入された第一１１１ト
１申 導電型ドーパント濃ｉの最大部が第一導電型のチャネル
領域から第二導電型のソース・ドレン領域の背後にまで
拡がり、このドーパント濃度最大区域がゲート電極区域
内でソース・ドレン領域の縁端を包含するようにする。
乙 昇するドーパント一度を有し、注入された第一１１１ト
１申 導電型ドーパント濃ｉの最大部が第一導電型のチャネル
領域から第二導電型のソース・ドレン領域の背後にまで
拡がり、このドーパント濃度最大区域がゲート電極区域
内でソース・ドレン領域の縁端を包含するようにする。
この発明の種々の実施態様は特許請求の範囲第２項以下
に示されている。
に示されている。
この発明は次の考察に基くものである。すなわち深いイ
オン注入の影響によりしきい値電圧に及ぼす短チヤネル
効果が低減される。チャネル電流のなだれ増倍が始まる
際基板に流れる正孔流が電圧降下を作ることは破壊放電
現象の研究によって確められた。この電圧降下はＭＯＳ
）ランジスタの内部バイアス電圧となりチャネル電流を
高くする。基板電流が更に増大すると本来のバイポーラ
効果が発生し、基板はバイポーラ・トランジスタのベー
スの役を果たし、エミッタ・コレクタ・ベース層列を通
して付加電流が流れてＭＯＳ）ランジスタの破壊放電を
導く。
オン注入の影響によりしきい値電圧に及ぼす短チヤネル
効果が低減される。チャネル電流のなだれ増倍が始まる
際基板に流れる正孔流が電圧降下を作ることは破壊放電
現象の研究によって確められた。この電圧降下はＭＯＳ
）ランジスタの内部バイアス電圧となりチャネル電流を
高くする。基板電流が更に増大すると本来のバイポーラ
効果が発生し、基板はバイポーラ・トランジスタのベー
スの役を果たし、エミッタ・コレクタ・ベース層列を通
して付加電流が流れてＭＯＳ）ランジスタの破壊放電を
導く。
この発明によるトランジスタではＭ Ｏ８構造が低抵抗
基板とその上に作られた薄い高抵抗エピタキシャル層上
に構成されていることによってなだれ増倍に基く電圧降
下が抑えられている。これによって内部バイアス電圧従
ってバイポーラ効果が殆んど消滅してＭＯＳ）ランジス
タの高いドレン電圧が達成される。更にソース・ドレン
曇イオン注入に先立つチャネル・イオン注入に際して捕
助のイオン注入マスクを使用することによりチャネルド
ーピングのソース・ドレン領域との重り合いが減少しト
ランジスタのスイッチング速度が上昇する。この場合エ
ピタキシャル層が低濃度ドープ領域の実現に与っている
。
基板とその上に作られた薄い高抵抗エピタキシャル層上
に構成されていることによってなだれ増倍に基く電圧降
下が抑えられている。これによって内部バイアス電圧従
ってバイポーラ効果が殆んど消滅してＭＯＳ）ランジス
タの高いドレン電圧が達成される。更にソース・ドレン
曇イオン注入に先立つチャネル・イオン注入に際して捕
助のイオン注入マスクを使用することによりチャネルド
ーピングのソース・ドレン領域との重り合いが減少しト
ランジスタのスイッチング速度が上昇する。この場合エ
ピタキシャル層が低濃度ドープ領域の実現に与っている
。
図面に示した実施例についてこの発明に更に詳細に説明
する。
する。
第１図乃至第４図にｎチャネルＭＯＳ）ランジスタの製
作過程が示されている。
作過程が示されている。
第１図においてｌは高濃度にｐドープされた（ ｐ＋＋
〜１０１７傷−３）厚さ約５００μｍのシリコン基板で
あり、その表面に低濃度にｐドープされた（ｐ−〜Ｉ
Ｘ １０１６傷−３）エピタキシャル層５が厚さ約２μ
ｍにガス相から析出成長している。この成長に際して基
板１と層°２の間に中間層３が基板１からの拡散によっ
て形成される。三層構成の基板（１，２，３）の上には
５ｉ０２から成る絶縁層４が３０μｍ以下の厚さに成長
する。この層は回路の特定の区域においてゲート酸化膜
として使用される。
〜１０１７傷−３）厚さ約５００μｍのシリコン基板で
あり、その表面に低濃度にｐドープされた（ｐ−〜Ｉ
Ｘ １０１６傷−３）エピタキシャル層５が厚さ約２μ
ｍにガス相から析出成長している。この成長に際して基
板１と層°２の間に中間層３が基板１からの拡散によっ
て形成される。三層構成の基板（１，２，３）の上には
５ｉ０２から成る絶縁層４が３０μｍ以下の厚さに成長
する。この層は回路の特定の区域においてゲート酸化膜
として使用される。
第２図においては５ｉ０２層４を備えた基板（１゜２．
３）の上に感光塗料から成るイオン注入マスク５をとり
つけ、後でトランジスタのゲート区域となる部分の表面
を露出させる。
３）の上に感光塗料から成るイオン注入マスク５をとり
つけ、後でトランジスタのゲート区域となる部分の表面
を露出させる。
６ 第３図においてはイオン注入マスク５を使用してチ
ャネル区域にホウ素の二重イオン注入を実施する。その
際深いイオン注入（領域７）により同時にフィールドイ
オン注入が行なわれる。しきい値電圧に及ぼす短チャｉ
ル効果としきい値電圧以下の特性が区域７と８硯高原状
ド一ピング分布に・：）：。
ャネル区域にホウ素の二重イオン注入を実施する。その
際深いイオン注入（領域７）により同時にフィールドイ
オン注入が行なわれる。しきい値電圧に及ぼす短チャｉ
ル効果としきい値電圧以下の特性が区域７と８硯高原状
ド一ピング分布に・：）：。
１″″７改善柚机；； （１；、、分布は１重″″注入
６によって作られるものである。高濃度ドープ区域７は
ソースの表面と内部において電位をドレン電位に対して
遮蔽する。
６によって作られるものである。高濃度ドープ区域７は
ソースの表面と内部において電位をドレン電位に対して
遮蔽する。
深いイオン注入の典型的な注入パラメーターはホウ素を
使用しイオンエネルギー１４０ｋｅＶ、注入面密度Ｉ
Ｘ １０１２乃至３Ｘ１０１２ｃｆ２である。区域８の
低い面密度においての浅い平坦なホウ素イオン注入によ
ってトランジスタのしきい値電圧が調整される。その典
型的なパラメーター値は２〜６ Ｘ １０” Ｂｃｍ”
−２，２５ｋｅＶ テある。
使用しイオンエネルギー１４０ｋｅＶ、注入面密度Ｉ
Ｘ １０１２乃至３Ｘ１０１２ｃｆ２である。区域８の
低い面密度においての浅い平坦なホウ素イオン注入によ
ってトランジスタのしきい値電圧が調整される。その典
型的なパラメーター値は２〜６ Ｘ １０” Ｂｃｍ”
−２，２５ｋｅＶ テある。
第４図ではホウ素を使用する二重イオン注入６の終了後
ポリシリコンゲート材料と電極材料を公知方法で析出さ
せ、ゲート電極９の構造を作る。
ポリシリコンゲート材料と電極材料を公知方法で析出さ
せ、ゲート電極９の構造を作る。
このゲート電極９をイオン注入マスクとして使用してヒ
素イオンをソース・ドレン領域１０に注入する。その深
さは６３乃至０．４μｍに調節する。
素イオンをソース・ドレン領域１０に注入する。その深
さは６３乃至０．４μｍに調節する。
第４図から分るようにドープ濃度最大部（破線１１テ示
ス）はソース≠１ドレン領域１０の背後にある。
ス）はソース≠１ドレン領域１０の背後にある。
この部分ではソー礎１．．÷ドレン領域が深いイオン注
覧 大部分よりも基板内深くまで拡がっている。第４図には
この発明によるトランジスタ構造がソース・ドレン接続
部およびゲート接続部と共に示されている。
覧 大部分よりも基板内深くまで拡がっている。第４図には
この発明によるトランジスタ構造がソース・ドレン接続
部およびゲート接続部と共に示されている。
第４図のチャネル領域を通過する切断線ｖ−ｖ’に沿う
アクセプタ密度ＮＡ（ｃｍ−”）の分布を第５図に示し
、ソース・ドレン領域を通過する切断線Ｍ −Ｖｌ’に
沿うアクセプタおよびドナー密度ＮＡ。
アクセプタ密度ＮＡ（ｃｍ−”）の分布を第５図に示し
、ソース・ドレン領域を通過する切断線Ｍ −Ｖｌ’に
沿うアクセプタおよびドナー密度ＮＡ。
Ｄ（ｃｍ−３）の分布を第６図に示す。
従来からのドーパント分布を逆にしたｒ−バンド分布・
（例えばＷａｎｇ およびＤｅｎｎａｒｄの提案による
もの）の欠点即ちｎ＋基板のキャパシタンスおよびアバ
ランシ誘起のバイポーラ効果はドープ領域１ｔ２＝３に
よって打消される。ｎ＋基板容量は低ドープ・エピタキ
シャル区域２によって低減され、同時にｐｎ接合の降伏
電圧が上昇する。
（例えばＷａｎｇ およびＤｅｎｎａｒｄの提案による
もの）の欠点即ちｎ＋基板のキャパシタンスおよびアバ
ランシ誘起のバイポーラ効果はドープ領域１ｔ２＝３に
よって打消される。ｎ＋基板容量は低ドープ・エピタキ
シャル区域２によって低減され、同時にｐｎ接合の降伏
電圧が上昇する。
第６図の破線はｐｎ接合の位置を示している。現在の技
術では自己整合式でないイオン注入マスクによりチャネ
ル領域に対して０５〜１．０／ｊｍの重り合いを確実に
調節することができ、る。
術では自己整合式でないイオン注入マスクによりチャネ
ル領域に対して０５〜１．０／ｊｍの重り合いを確実に
調節することができ、る。
低抵抗領域１．３によりトランジスタの内部バイアス電
圧の発生と寄生バイポーラトランジスタの投入が阻止さ
れる。チャネルイオン注入最大部１１と基板の間でドー
パント密度が低下することにより基板電圧が高いときの
基板制御効果が低減され、トランジスタを転送ゲートと
して使用することも可能となる。ドーパント密度曲線の
流れ出し部７はパンチスルー効果を避けるため基板ドー
ピングの流れ出し部３と重なり合っている。
圧の発生と寄生バイポーラトランジスタの投入が阻止さ
れる。チャネルイオン注入最大部１１と基板の間でドー
パント密度が低下することにより基板電圧が高いときの
基板制御効果が低減され、トランジスタを転送ゲートと
して使用することも可能となる。ドーパント密度曲線の
流れ出し部７はパンチスルー効果を避けるため基板ドー
ピングの流れ出し部３と重なり合っている。
第１図から第４図まではこの発明によるＭＯＳトランジ
スタの製作工程の四段階における構造を示し、第５図と
第６図は作られたＭＯＳ ）ランジスタの二つの切断線
に沿うドーパント密度分布曲線を示す。 １・・・基板、２・・・エピタキシャル成長層、３・・
・中間層、４・・・絶縁層、７と８・・・イオン注入区
域。
スタの製作工程の四段階における構造を示し、第５図と
第６図は作られたＭＯＳ ）ランジスタの二つの切断線
に沿うドーパント密度分布曲線を示す。 １・・・基板、２・・・エピタキシャル成長層、３・・
・中間層、４・・・絶縁層、７と８・・・イオン注入区
域。
Claims (1)
- 【特許請求の範囲】 ■）第一導電型基板（１）上に設けられたエピタキシャ
ル層（２）の表面に絶縁層（４）があり、その上にポリ
シリコンのゲート電極（９）が設けられ、表面区域に充
分高濃度にドープされた第二導電型のソース・ドレン領
域（１０）が作られ、ソース領域とドレン領域の間にチ
ャネルとして作用する第一導電型領域が設けられている
高密度集積回路用の高耐電圧ＭＯ８）ランジスタにおい
て、 （ａ） 第一導電型の基板（１）が低抵抗でありその
上に析出したエピタキシャル層（２）が基板と同じ導電
型の高抵抗であること、（ｂ） エビタキシャ“ル層
（２）の厚さが最大でソース・ドレン領域（１０）の深
さの１０倍であり、チャネル領域にイオン注入されたド
ーパント粒子（ｄ）の最大濃度部分の深さの少くとも２
倍であること、 （Ｃ） 第一導電型のチャネル領域が基板に向って上
昇するドーパント濃度を示し、イオン注入された第一導
電型ドーパント粒子の最大濃度部分（１１）は第一導電
型チャネル領域内において第二導電型のソース・ドレン
領域（１０）の背後にまで拡がり、それによってイオン
注入されたドーパントの濃度最大部分がゲート電極の区
域においてソースドレン領域の縁部を包含すること を特徴とする高耐電圧ＭＯ８）ランジスタ。 ２）基板（１）がｐ導電型シリコンから成り、ドープ密
度が１６１６乃至１０１７１３原子／ ｃｒｔｌである
ことを特徴とする特許請求の範囲第１項記載のＭＯＳ）
ランジスタ。 ３）エピタキシャル層（２）がｐ導電型シリコンから成
り、ドープ密度がＩ Ｘ １０１５乃至２×１０１８
３３原子／ ｃｔｌであることを特徴とする特許請求の
範囲第１項記載のＭＯＳ）ランジス夕。 ４）エピタキシャル層（２）の厚さが１．５乃至５μｍ
であることを特徴とする特許請求の範囲第１項乃至第３
項のいずれかに記載のＭＯＳトランジスタ。 ５）エピタキシャル層（２）内のチャネル領域のドーパ
ント（６）最大濃度部分（１１）がゲート絶縁層から０
５μｍだけ離れていることを特徴とする特許請求の範囲
第１項乃至第４項のいずれかに記載のＭＯＳ）ランジス
タ。 ６）ソースｅドレン領域（１ｏ）の深さが０３乃至０５
μｍであり、ソース・ドレン領域のドーパント密度が１
ｃｄ当り１０１’から１０２０のり。
・・１″１″１・：１１１ ７）基板（１）からエピタキシャル層（２）内に拡散し
た領域（３）の厚さが約０７μｍであることを特徴とす
る特許請求の範囲第１項乃至第６項のいずれかに記載の
ＭＯＳ）ランジスタ。 ８）次の工程段階： （ａ） ｐ導電型シリコンから成る低抵抗基板（１）
上にｐドープシリコン層（２）を１５乃至５μｍの厚さ
にエピタキシャル成長させる、 （ｂ） ゲート酸化膜となる絶縁層（４）を成長させ
る、 （Ｃ）トランジスタのゲートが作られる区域が露出する
ように感光塗料のイオン注入マスク（５）をとり□つけ
る、 （ｄ） 深いホウ素イオン注入（７）と浅いホウ素イ
オン注入（ｑ８）から構成される二重イオン注入（６＞
’、′ｔ：イオンエネルギーと注入、１．′。 イオン量の選４／ｌ、ｘつで実施する、１゜ （ｅ） イオン注入マスク（５）を除去する、（ｆ）
ポリシリコン層を設け、これにゲー／ト電極構造（
９）を作る、 （ｇ） ゲート電極（９）をイオン注入マスクとして
ソース・ドレン・イオン注入（１０）を実施する によることを特徴とする高耐電圧ＭＯ８）ランジスタの
製造方法。 ９）ゲート酸化膜（４）の厚さを３Ｑｎｍ以下に調節す
ることを特徴とする特許請求の範囲第８項記載の方法。 １０）浅いホウ素イオン注入のイオン面密度とイオンエ
ネルギーを２Ｘ１０”乃至６ Ｘ １０”ｃｍ″″２お
よび２５ ｋｅＶとし、深いホウ素イオン注入のイオン
面密度とイオンエネルギーを１×１０１２乃至３ Ｘ
１０１２ｃｍ および１４０ｋｅＶとすることを特徴
とする特許請求の範囲第８項又は第９項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE32085001 | 1982-03-09 | ||
| DE19823208500 DE3208500A1 (de) | 1982-03-09 | 1982-03-09 | Spannungsfester mos-transistor fuer hoechstintegrierte schaltungen |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58165381A true JPS58165381A (ja) | 1983-09-30 |
Family
ID=6157752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58037216A Pending JPS58165381A (ja) | 1982-03-09 | 1983-03-07 | 高耐電圧ｍｏｓトランジスタ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4966859A (ja) |
| EP (1) | EP0088399B1 (ja) |
| JP (1) | JPS58165381A (ja) |
| AT (1) | ATE35068T1 (ja) |
| CA (1) | CA1203321A (ja) |
| DE (2) | DE3208500A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59177960A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH0770476B2 (ja) * | 1985-02-08 | 1995-07-31 | 株式会社東芝 | 半導体装置の製造方法 |
| IT1214615B (it) * | 1985-06-19 | 1990-01-18 | Ates Componenti Elettron | Transistore mos a canale n con limitazione dell'effetto di perforazione (punch-through) erelativo processo di formazione. |
| EP0434850A4 (en) * | 1989-07-18 | 1991-10-02 | Seiko Instruments Inc. | Semiconductor device |
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| US5561302A (en) * | 1994-09-26 | 1996-10-01 | Motorola, Inc. | Enhanced mobility MOSFET device and method |
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