JPS6097663A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、複数個の回路素子が存在する主表面を有する
半導体本体を具える集積回路であって、前記の半導体本
体は前記の主表面付近に第１導電型の第１基板領域と第
２導電型の第２基板領域とを有しており、第１基板領域
は少くとも第１電界効果トランジスタの第２導電型のソ
ースおよびドレイン領域を具え、これらソースおよびド
レイン領域間には第１チヤネル領域が延在し、この第１
チヤネル領域は前記の主表面で絶縁層により被覆され、
この絶縁層上には半導体材料を有する第１ゲート電極が
存在し、前記の第２基板領域は少くとも第２電界効果ト
ランジスタの第１導電型のソースおよびドレイン領域を
具え、これらソースおよびドレイン領域間には第２チヤ
ネル領域が延在し、この、第２チヤネル領域は前記の主
表面で絶縁層により被覆され、この絶縁層上には半導体
材料を有する第２ゲート電極が存在し、前記の第１ゲー
ト電極の半導体材料と前記の第２ゲート電極の半導体材
料とは互いに反対の導電型とした集積回路に関するもの
である。

このような集積回路は米国特許第３，６７３゜４７１号
明細書に記載されており既知である。この既知の集積回
路においては、第１および第２ゲート電極の導電型はそ
れぞれ第１電界効果トランジスタのソースおよびドレイ
ン領域の導電型および第２電界効果トランジスタのソー
スおよびトレイン領域の導電型に等しい。更に前記の米
国特許第３，６７３，４７１号明細書から、非晶質半導
体材料より成る絶縁ゲートを有する電界効果トランジス
タのしきい値電圧は非晶質半導体材料の導電型およびド
ーピング濃度に依存するということが知られている。

米国特許第、３，６７３．４７１号明細書でＪｉＺ案さ
れている技術は早期の珪素ゲート技術に関するものであ
る。この時代ではソースおよびドレイン領域の形成と同
時にゲート電極にドーピングを行なうのが通常であった
。後年、特にイオン注入技術の導入後には、グー１〜電
極にドーピングを行なう上述した方法は、非晶質或いは
多結晶の半導体層に堆積中或いは堆積直後或いはその双
方で高ドーピング濃度のｎ型ドーピングを行なう方法に
完全に取って代えられた。０Ｍ０３回路を製造する場合
、このｎ型半導体層は一般に双方の種類の電界効果トラ
ンジスタに対し用いられ、これら電界効果トランジスタ
のしきい値電圧はチャネル領域内に適当なドーパントを
正確に注入することにより所望値に調整されている。こ
の変更した形態では、珪素ゲート技術はこれまで、絶縁
ゲート電界効果トランジスタを有する集積回路を製造す
る方法の本質的な部分を成していた。

相補型の絶縁ゲート電界効果トランジスタを有する集積
回路においては、回路技術の理由でｎチャネルおよびｐ
チャネルトランジスタのしきい値電圧の絶対値は一般に
ほぼ等しく選択されていることに注意する必要がある。

これらしきい値電圧は特に関連の基板領域中のドーピン
グ濃度や、関連のグー１〜誘電体を構成する絶縁層の品
質、組成および厚さや、基板領域の半導体材料と関連の
グー１−電極を形成する材料との仕事関数の相違や、チ
ャネル領域中の前述した注入のドーピング濃度に依存す
る。前述した注入処理には重要な利点がある。すなわち
、相互コンダクタンス、（寄生）キャパシタンスの値お
よびゲート電極における直列抵抗値への影響のような他
の依存性やその伯の技術的可能性の為に他のパラメータ
の各々を最適に選択でき、従って注入処理のドーピング
濃度をトランジスタのしきい値電圧が絶対値で互いにほ
ぼ等しい所望値になるように選択しうるという自由度が
得られる。

一方、集積回路に用いられている電界効果トランジスタ
の寸法は年々小さくなっている。極めて小型の電界効果
トランジスタにおいては特定４に効果が得られることを
確かめた。すなわち、チャネル長が短い、例えば３μｍ
よりも短い電界効果トランジスタにおいては、しきい値
電圧はこのチャネル長にも依存する。ここに“ヂＶネル
長゛′とは一般にチャネル領域におけるソースおよびト
レイン領域間の距離を意味するものどする。珪素ゲート
技術では、このチャネル長はゲート電極の半導体細条の
幅から直接導き出される。

使用する電界効果トランジスタ構造の寸法を再に減少さ
せる場合には、いわゆる短チヤネル効果を考慮しうる。

この場合、しきい値電圧を調整する注入のドーピングド
ーズを用いることにより、チヤネル長の一層の減少に関
連するしきい値電圧の不所望な減少を完全に或いは部分
的に相殺することができる。

しかし、短チヤネル効果には、トランジスタのしきい値
電圧が製造処理中のわずかな変動、特にゲート電極を構
成する半導体細条の幅のわずかな変化に感応するという
特に不利な欠点がある。

本発明の目的は、比較的短いチャネルを有するトランジ
スタを具えることができ、比較的高い歩留りで製造しう
る相補型絶縁ゲート電界効果１〜ランジスタを具える新
規な集積回路を提供せんとするにある。本発明の他の目
的は、トランジスタ構造を適切なものとすることにより
上述した集積回路におＣノる短チヤネル効果に対するし
きい値電圧の感応性を減少させ、製造中のしぎい値電圧
の広がりを小さくしうるようにすることにある。

本発明は特に、トランジスタのチャネル領域中のドーパ
ントの母を適切なものにすることにより目的とする改善
が達成しうるという事実の認識を基に成したものである
。

本発明は、複数個の回路素子が存在する主表面を有する
半導体本体を具える集積回路であって、前記の半導体本
体は前記の主表面付近に第１導電型の第１基板領域と第
２導電型の第２基板領域とを有しており、第１基板領域
は少くとも第１電界効果トランジスタの第２導電型のソ
ースおよびドレイン領域を具え、これらソースおよびド
レイン領域間には第１チヤネル領域が延在し、この第１
チヤネル領域は前記の主表面で絶縁層により被覆され、
この絶縁層上には半導体材料を有する第１ゲート電極が
存在し、前記の第２基板領域は少くとも第２電界効果１
−ランジスタの第１導電型のソースおよびドレイン領域
を具え、これらソースおよびドレイン領域間には第２チ
ヤネル領域が延在し、この第２チＶネル領域は前記の主
表面で絶縁層により被覆され、この絶縁層上には半導体
材料を有する第２ゲート電極が存在し、前記の第１ゲー
ト電極の半導体材料と前記の第２ゲート電極の半導体材
お１とは互いに反対の導電型とした集積回路において、
ソースおよびトレイン領域間の第１おＪ：び第２チヤネ
ル領域の双方で、絶縁層に隣接する表面層がこれらソー
スおよびドレイン領域と連結しており、これらの表面層
の各々は、これに隣接するソースおよびドレイン領域と
同じ導電型をしており、第１および第２電界効果トラン
ジスタの双方はノーマル・オフ−ディプリーション型で
あり、表面層の各々における単位表面積当りのドーパン
トの量は、この表面層に隣接するチャネル領域の部分で
あって関連の電界効果トランジスタのしきい値電圧に等
しい電圧がこの電界効果トランジスタのソースおよびド
レイン領域に対して関連のゲート電極に印加された場合
に空乏化される部分における単位表面積当りの電動の量
に少くとも等しくしたことを特徴とする。

驚いたことに、これまで一般に行なわれていたように、
双方の型の電界効果トランジスタのゲート電極に、同じ
ように多量にドーピングした半導体層を用いた場合に固
有の利点を放棄し、互いに反対導電型のゲート電極を有
する従来の１１４　造において双方の型の電界効果トラ
ンジスタの代りに、チャネル領域内に適合したドーピン
グを行なったノーマル・オフ−ディプリーショントラン
ジスタを用いると、約Ｏ〜１Ｖの所望の範囲で絶対値が
ほぼ等しく、更に短チヤネル効果に比較的感応しないし
きい値電圧を有する相補型電界効果トランジスタを得る
ことができるということを確めた。

更に、トランジスタのチャネル領域の表面層中のドーパ
ントの量は比較的狭い範囲内で選択するのが望ましいこ
とを確かめた。上述した範囲の下限値はこのドーパント
に対し比較的高くするも、このドーパントに対する上限
値は、トランジスタをノーマル・オフ−ディプリーショ
ン型とする必要がありまたしきい値電圧を所望値に覆る
必要があるという事実により決まる。極めて小さなしき
い値電圧を有するノーマル・オフ−ディプリーショント
ランジスタは実現しうるも、しきい値電圧は、　殆んど
の場合実際的な理由で約０．５Ｖよりも小さくならない
。

ノーマル・オフ−ディプリーション型の絶縁ゲート電界
効果トラジスタ自体は例えば１．Ｅ。

Ｅ、　Ｅ、　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　ＥＩｅ
ｃｔｒｏｎＤｅｖｉｃｅｓ”　、　ＶＯＩ、　Ｅ　Ｄ　
−２８，Ｎｏ　、　９　。

Ｓ　ｅｐｔｅｎｂｅＮ　９８１の第１０２５〜１ｏ３ｏ
頁に記載されており既知である。しかし、双方の型のト
ランジスタを、適合した比較的多回のドーパントをチャ
ネル領域の表面層中に有するノーマル・オフ−ディプリ
ーショントランジスタど置き換えることにより、電界効
果トランジスタを有する改善した回路が得られるという
ことはこの文献およびその他の文献から導き出されるも
のではない。

第１および第２電界効果トランジスタの各々は殆んど３
μｍよりみ長くなく、好ましくは１μｍよりも短く或い
は１μｍに等しい比較的短いチャネル長を有する。チャ
ネル長を短くすると特に通常の集積回路ではチャネル長
の広がりに対Ｊるしきい値電圧の感応性が高まり、これ
によりこれらの回路の製造歩留りが悪影響を受ける。

本発明による集積回路において、比較的短いチャネル長
を有する第１電界効果トランジスタのそばに比較的長い
チャネル長を有する第１電界効果トランジスタを配■す
る場合には、すべての第１電界効果トランジスタのしき
い値電圧はほぼ互いに等しくなり、この目的の為に追加
の製造処理を必要としない。互いに異なるチャネル長の
第２電界効果トランジスタを用いる場合にも同じ利点が
得られる。

本発明の集積回路の好適な実施例では、第１および第２
電界効果トランジスタの双方において、チャネル幅対チ
ャネル長の比を少くとも２と覆る。

短チヤネル効果がしきい値電圧の広がりに及ぼづ影響を
減少ぜしめうる為、幅狭ヂャネル効宋によって生じるし
きい値電圧の広がりが優勢となる。　゛幅対長さの比を
上述した値にすることによりしきい値電圧の広がりが生
じるおそれが実際−り無くなる。

また、第１および第２電界効果トランジスタの双方にお
いて、ゲート電極の半導体材料の導電型をその下方のチ
ャネル領域の表面層の導電型に対し反対にするのが好ま
しい。このようにすると、表面層中のドーパントの最大
許容量とこのドーパントに対する前述した下限値との差
は比較的大きくなり、電界効果トランジスタの所望のノ
ーマル・オフ特性が悪影響を受けにくくなる。

他の好適な実施例では、第１および第２ゲート電極を互
いに直接接続し、第１ゲート電極の半導体材料を第２ゲ
ート電極の半導体材料に隣接さ゛けて半導体接合を形成
し、この半導体接合を導電接続部により分路する。第１
および第２ゲート電極間の界面に形成された半導体接合
はトランジスタのゲート特性に悪影響−を及ぼさないと
いうことを確かめた。しかし他の場合には、この半導体
接合のいかなる整流効果をも抑圧するために導電性の分
路を設けるのが有利である。

第１および第２ゲート電極の各々には、ゲート電極の半
導体材料によりゲート電極の下に位置Ｊる絶縁層から分
離された珪化物上部層を設けるのが有利である。また第
１および第２ゲート電極はその厚さの多くとも半分に亘
って珪化物を以って構成するのが好ましい。

珪化物上部層はゲート電極と他の半導体細条との直列抵
抗値を減少させ、この上部層は更にその中に存在するい
かなる半導体接合をも導電的に分路する。互いに反対導
電型の２つのゲート電極およびしきい値電圧に対するそ
の影響はそのまま紐持される。

本発明による集積回路の伯の重要な好適例では、第１お
よび第２電界効果１−ランジスタで、チャネル領域内に
形成されｌご表面層および基板領域間のｐｎ接合が、ソ
ースおよびドレイン領域とこれら領域に隣接する基板領
域間に形成され最も浅い位置のｐｎ接合の深さの少くと
も半分に等しい半導体表面下の深さに位置しているよう
にする。本発明による集積回路の実際例では、ｎチャネ
ルおにびｎチャネルトランジスタのソーおよびトレイン
領域のｐｎ接合を半導体本体中の同じ深さの位置に位置
させることができる。この場合、チャネル領域のｐｎ接
合はこの深さの少くとも半分の位置に位置させるのが好
ましい。他の場合には、ｎチャネルトランジスタのソー
スおよびドレイン領域はｎチャネルトランジスタのソー
スおよびトレイン領域よりも薄肉とし、１１型のソース
およびドレイン領域のｐｎ接合が最も浅い位置に位置す
るｐｎ接合となるようにする。この場合、ｎチャネルお
よびｐチャネルトランジスタの双方において、表面層の
ｐＯ接合は１１型のソースおよびドレイン領域の深さの
少くとも半分に等しい深さに位置、するにうにするのが
好ましい。

表面層を制限するｐｎ接合の深さを上述したようにする
ことにより、ｉ−ランジスタのドレイン区域からソース
区域へのパンデスルー電圧に好影響を及ぼづ。特にｐｎ
接合を比較的浅い深さ位置に位置さμだ表面層の場合、
パンデスルー電圧は比較的小さくなるということを確か
めた。

図面につき本発明を説明する。

図面は線図的なものであり、実際のものに正比例させて
描いているものではなく、明瞭とする為に必要に応じあ
る方向の寸法を他の方向の寸法に比べ著しく誇張した。

また各間開で対応する部分には一般に同じ符号を付した
。第１２図では金属層の輪郭を破線で示しである。

本発明の一実施例の集積回路は、第１２図にその一部を
示すように、主表面３１（第１１図）に複数の回路素子
１９Δ、　２０．２１および１９Ｂ、　２２．２３が存
在する半導体本体３０を具えており、この半導体本体３
０は主表面３１の付近に第１導電型の第１基板領域１２
および第２導電型の第２基板領域１６を有しており、第
１基板領域１２は少くとも′ｆＳ１電界効果トランジス
タ１９Ａ、　２０．２１の第２Ｓ電型のソース領域２０
およびドレイン領域２１を具え、これらソースおよびド
レイン領域２０および２１間にＣよ第１チヤネル領域３
２が延在し、この第１ヂヤネル領域は主表面で絶縁層３
３によって被覆され、この絶縁層３３上には半導体材料
を有する第１ゲート電極１９Ａが存イ１しており、第２
基板領域１６は少くとも第２電界効果トランジスタ１９
Ｂ、　２２．２３の第１導電型のソース領域２２および
ドイン領域２３を具え、これらソースおよびドレイン領
域２２および２３間には第２チヤネル領域３４が延在し
、このチャネル領域３４は主表面３１で絶縁層３５で被
覆され、この絶縁層３５上には半導体材料を有する第２
ゲート電極１９Ｂが存在し−、第１ゲート電極１’９Ａ
の半導体材料と第２ゲート電ｔ４１９Ｂの半導体材料と
は互いに反対の導電型となっている。

本発明によれば、ソースおよびドレイン領域２０および
２１間の第１チヤネル領域３２と、ソースおよびドレイ
ン領［２２および２３間の第２チヤネル領域３４との双
方において、絶縁層３３および３５にそれぞれ隣接ザる
表面層３６および３７がそれぞれこれらの領域２０．２
１および２２．２３と連結している。表面層３６はこれ
により連結するソースおよびドレイン領域２０おにび２
１と同じ導電型を有しており、表面層３７はこれにより
連結するソースおよびドレイン領１或２２および２３と
同じ導電型を有している。第１および第２電界効果トラ
ンジスタ１９Ａ、　２０．２１および１９Ｂ、　２２．
２３は双方共ノーマル・オフ−ディプリーション型とし
、更に表面層３６および３７の各々において、半導体表
面の単位表面積当りのドーパントの量は、表面層３６お
よび３７にそれぞれ隣接するチャネル領域３２および３
４の部分であって、関連の電界効果トランジスタの１９
Ａ、　２０．２１および１９３　、２．２．２３のしき
い値電圧に等しい電圧がそれぞれ電界効果トランジスタ
１９Ａ、　２０．２１および１９Ｂ。

２２、２３のソースおよびドレイン領１２０．　’２１
および２２、２３に対して関連のゲート電極１９Ａおよ
び１９Ｂに印加される場合に空乏化される部分における
単位表面積当りの電荷の量に少くとも等しくする。

この集積回路を製造する場合、出発材料は、＜１１０＞
の方位の表面を有するようにするのが好ましく、例えば
約１０〜２５Ω−印の固有抵抗を有する珪素ウェファ１
とすることができる。このウェファの表面には燐イオン
の注入（エネルギー：３０ＫｅＶ、ドーズｌｉｉ：２・
、１０　イオン／ＣＪ）により０．１μｍよりも薄肉の
ｎ型層２（第１図参照）を設ける。その表面には約３０
ｎｍの薄肉酸化珪素層３を設ける。この層３上にはホト
ラッカーｍ４を設け、この層４には露光および現象処理
により窓５を形成ダる（第２図参照）。次に、１５０Ｋ
　ｅＶのエネルギーおよび約３・１０１４イオン／　ｃ
ｌのドーズ聞での硼素イオン衝撃を表面に行なう。硼素
イオンは酸化物層３を通って浸入するもホトラッカ一層
４によっては停止さゼられる。これによ６ｐ型層６（第
３図、参照）が得られる。このｎ型層６は層２のｎ型ド
ーパントの存在により少くとも部分的に表面で補償され
る。

次にエツチングにより酸化物層３および層２を窓５内で
除去しく第４図参照）、その後にホトラッカ一層（マス
ク）４を除去する。次に一般に知られている方法を用い
ることにより、７．５μｍの厚さの珪素層７を表面上に
エピタキシャル成長させる。この成長中この層７には約
１・１０　燐原子／ｄの濃度でドーピングを行なう。こ
の層７には熱酸化により約５０ｎｍ（７）厚さの酸化珪
素層８を設ける（第５図参照）。

次に、例えば６０Ｋ　ｅｖのエネルギーおよび５・１０
　イオノ／ｃ１ｆのドーズ聞で硼素イオン注入を領域１
６内に行なう。この場合マスクとしてホトラッカ一層を
用いることかできる。

次に（第６図参照）　、１２００℃での加熱処理を窒素
中で５時間行なう。この加熱処理中ドーパン１〜が埋込
み層２および６からエピタキシアル層７中に且つ基板１
中に拡散し、ｎ型領域１２およびｎ型領域１６が得られ
る。これらの領域１２および１６のドーピング濃度はこ
れらの領域の厚さの少くとも大部分に亘って表面の方向
に減少する。領域１２においては実際的にｎ型エピタキ
シアル層の元のドーピング濃度を有する薄肉層３８が表
面に残される。

以下の図においては図面を簡単とする為にこの層３８は
最早や図示しない。領域１６においては、エピタキシア
ル層の表面隣接部分はこの領域で行なわれた硼素イオン
注入により過剰にドーピングされている為、ｎ型領域１
６は半導体表面まで延在する。

領域１２および１６間のｐｎ接合９は表面に対しほぼ直
角である。その理由は、同じ拡散温度での硼素および燐
の拡散係数はほぼ同じであり、埋込み層２および６のド
ーピング濃度もほぼ等しい為である。

従って、層２および６からの横方向拡散は互いにほぼ完
全に補償される。参考の為に、埋込み層６のみが存在し
たとした場合に得られるであろうｐｎ接合の形状を第６
図に破線（９′）で示しである。

本例では、相補型の絶縁ゲート電界効果トランジスタを
領域１２および１６内に形成するものであり、これら領
域１２および１６の各々はこれら２種類のトランジスタ
の一方に対する基板領域として作用させる。

この目的の為に、通常の技術を用いて約１５（ｌｎｍの
厚さの窒化珪素層１１を酸化物層８上に堆積させる（第
７図参照）。

次に、例えば７０Ｋｅ■のエネルギーおよび１・１０１
２イオン／　ｃｒｔのドーズ量での燐イオン注入により
ｎ導電型のヂャネルストッパ領域３９を形成する。

この場合、層８ａ′３よび１１より成るパターンがイオ
ン注入マスクとして作用する。次に、窓５を形成したの
ど同じマスクを用いＴホトラッカ一層１３を設ける。次
にホトラッカ一層１３および窒化物−酸化物層８．１１
をマスクとして用いて５・１０１３イオン／　ｃＩのド
ーズ量および１６ＫｅＶのエネルギーで硼素イオン１５
を注入しく第７図参照）、ｐ型ドーピング濃度が増大し
たヂャネルストツパ領域１４を形成する。この硼素イオ
ン注入は前の燐イオン注入よりも過剰にドーピングする
。

次にホトラッカ一層１３を除去し、熱酸化を１０００℃
で２時間行ない、これにより厚さが約０．６μｍで部分
的に埋設された酸化物パターン１７を窒化物層１１で被
覆されていない表面の部分上に得る（第８図参照）。

次に層１１および８をエツチングにより除去し、その後
熱酸化により厚さが５０ｎｍのゲート酸化物層１８を形
成する（第９図参照）。

次に、ｎチャネルトランジスタに対する活性領域を被覆
しないパターンに応じた小トラッカ一層を半尋体本体上
に形成する。このパターンは、３０ＫｅＶのエネルギー
で約６・１０　イオン／　ｃ＋ｆｆのドーズ量を得る硼
素イオン注入中マスクとして作用する。このイオン注入
は表面層３６を形成づる作用をする。次にこのホトラッ
カ一層をｎチャネルトランジスタに対する活性領域を被
覆しないパターンに応じた新たなホトラッカ一層で置き
換える。

このパターンは、３０Ｋｅｖのエネルギーで約６・１０
１１イオン／　ｃｌのドーズ量を得る燐イオン注入中マ
スクとして作用する。このイオン注入はｎ型表面層３１
を形成する作用をする。次に、気相から約０．５μｍの
厚さの多結晶珪素層１９を全表面上に堆積する。この層
１９上には非臨界的なマスク、例えばホトラッカ一層を
設け、これによりゲート電極１９３を形成すべき層１９
の部分を被覆する。最終的なゲート電極１９Ａおよび導
体細条１９Ｃを有づる層１９の残りの部分は高ドナー淵
度での注入によりｎ型にドーピングＪる。次にこの注入
マスク（図示せず）を除去し、その代り前に被覆した層
１９の部分を被覆せず既にドーピングした層１９の部分
を被覆する注入マスクを設ける。次に層１９の露出部分
を高アクセプタ淵度での注入によりＰ型にドーピングＪ
る。多結晶珪素層１９に薄肉の酸化物層（図示せず）を
設けた後、この酸化物層と多結晶珪素層１９とを共にエ
ツチングにより通常のようにパターン化する。

通常のように、グー１へ電極層１９および酸化物パター
ン１７をマスクとして用いてｎチャネル］・ランジスタ
のソース領域２２およびドレイン領域２３を砒素イオン
の注入により形成し、ｎチャネルトランジスタのソース
領域２０およびドレイン領域２１を硼素イオンの注入に
より形成する（第１０図参照）。

この場合、砒素イオン注入はゲート電極１９Ｂ中に存在
するアクセプタ濃度よりも過剰にドーピングしないよう
にする。更に、この場合、それぞれのイオンを当てては
ならない半導体本体の表面部分はその都度非臨界的なマ
スク、例えばホ１〜ラッカーマスクにより通常のように
して被覆する。ｎ型のソースおよびドレイン領域のシー
ト抵抗値は例えば約３０Ω／口とし、Ｐ型のソースおよ
びドレイン領域のシー１〜抵抗値は例えば約５００／口
とする。

上述したイオン注入処理に続いて約９５０℃で約２０分
間の熱処理を行なうことができる。

最後に、アセンブリに熱分解酸化珪素（Ｓｉｎ２）の層
２７を被覆し、この層にエツチングにより接点窓を形成
する（第１１図参照）。例ｆばアルミニウムを用いた金
属化およびエツチングにより金ｆｉ層２４、２５および
２６を得、これら金属層を接点窓内で領域２０〜２３お
よびゲート電極１９に接触させる。第１２図の平面図で
は、これらの接点窓内に対角線を描いた。

このようにして得られた相補形のＭＵＳ　トランジスタ
は表面に対し直角な方向でエピタキシアル層を横切るｐ
ｎ接合９により互いに分離されている。

ｎ型基板の代りにｎ型基板を用いることもできる。この
場合ｎチャネルトランジスタはｎ型材料により完全に囲
まれた島状領域１６内に位置する。

前述した実施例では、まず最初に層２を全表面に亘って
設（プ、次に層６を表面の一部中に形成し、その後層２
によって占められた領域６の表面層をエツチングにより
除去することにより埋込み層２および６を得た。このよ
うにせずに、層２および６を局部拡散或いはイオン注入
により直接隣接させて並べるか或いは互いに一部重複す
るように配置することもできる。例えば、まず最初、燐
をドーピングすべき表面の部分を被覆しない耐酸化マス
クを基板１の表面上に形成することかできる。

このマスクを用いて局部的に行なう燐の注入後、酸化処
理を行なう。これにより形成された酸化物層は前記の耐
酸化マスクの除去後、硼素の注入に際してのマスクとし
て作用する。この硼素注入はこの場合４０ＫｅＶのエネ
ルギーで行なうことができる。注入マスクとして作用し
た酸化物層の除去後エピタキシアル層を成長せしめるこ
とができる。

更に、層２および６はわずかな相対距離で配置り。

ることができる。この場合この距離は、拡散中拡散領域
１２および１６が互いに隣接する程度にわずかとするの
が好ましい。

半導体ウェファの裏面上に金属層２８を設け（第１１図
参照）、ソース領域２０における接点窓２９内の凹所を
経て領域１２を領域２０と短絡させることにより（第１
２図参照）双方の電界効果トランジスタの基板領域１２
および１６に接点を形成することに注意する必要がある
。この場合のように比較的高オーム抵抗の基板の場合、
領域１２と同様に上側表面で領域１６に接点を形成する
のも有利である。

上述した０ＭＯ８構造およびこれに関連する製造方法、
特に前述した基板領域１２および１６の構成は好適な実
施例に関するものであることに注意する必要がある。本
発明の範囲内では、チャネル領域３２ａ５よび３４が位
置する基板領域１２および１６の表面隣接部分における
ドーピングはエピタキシアル層７の厚さおよび埋込み層
２および６のドーピングの偶然の変化に依存しないとい
うことが重要である。基板領域１２においては、表面付
近のドーピング濃度は成長されたエピタキシアル層７（
実際にはこの層に薄肉層３８が残っている）のドーピン
グ濃度によって決まる。基板領域１６においては、ヂャ
ネル領域３４内のドーピング濃度は、エピタキシアル層
が成長された後にこの領域で行なわれた前述した硼素注
入によって決まる。このようにドーピング濃度が正確に
決定゛されることによりトランジスタの表面層３６およ
び３７に対するドーパントの所望量の決定および導入が
容易となる。

しかし、相補型の絶縁ゲート電界効果トランジスタを有
する集積回路に対する既知の他の構造および方法から出
発することもできる。例えば、ｎ型基板中にｎ型ウェル
（ｗｅｌｌ）を有するか或いはｎ型基板中にｎ型ウェル
を有する構造、または前述したのとは異なる方法によっ
て製造した共通基板内或いはこの共通基板上にｎ型ウェ
ルおよび１１型ウエルを有する構造を用いることができ
る。これらの構造成いはその他の構造から出発すると、
本発明による装置を得るのには主として、正しい導電型
で適切なドーピング濃度のゲート電極を設け、２種類の
電界効果トランジスタのチャネル領域内に適当な表面層
を形成する必要がある。

第１３図は第１１図の断面図の一部を拡大して示Ｔもの
である。この第１３図も絵図的なものであり各部の寸法
は実際のものに正比例するものではない。

表面層３６および３７をチャネル領域３２および３４内
に設けると、ｐｎ接合４０および４１が形成される。こ
れらのｐｎ接合４０および４１は、表面層３６に隣接す
るソースおよびドレイン領域２０および２１を関連の基
板領域１２から分離するｐｎ接合４２および表面層３γ
に隣接するソースａ５よびドレイン領域２２および２３
を関連の基板領域１６から分離するｐｎ接合４３とそれ
ぞれ連結させる。これらのｐｎ接合４０．４２および４
１．４３は空乏領域にあり、基板領域１２および１６に
おける空乏領域の境界をそれぞれＸ印のライン４４およ
び４５により第１３図に線図的に示す。空乏領域のこれ
らの境界４４および４５は、関連のトランジスタのしき
い値電圧に等しい電圧をソースおよびドレイン領域２０
．２１および２２．’　２３に対してゲート電極１９Ａ
および１９Ｂにそれぞれ印加した場合に対して示したも
のである。０ヂヤネルトランジスタの場合、ソースおよ
びドレイン領域２０および２１と基板領域１２とを例え
ばＯ■の電圧にした際のこのしきい値電圧は例えば約＋
０．８〜＋〇、９Ｖである。ｐチャネルｉ・ランジスタ
のしきい値電圧は例えば約−０，８〜−０，９■である
。ゲート電極１９Ｂにおける電圧は例えば＋４．１〜＋
４．２ｖとし、ソースおよびドレイン領［２２，２３お
よび基板領域１６における電圧は約＋５Ｖとする。

本発明による集積回路に８３いては、動作中ソース領域
と基板領域との間の電圧が零に等しくならない電界効果
トランジスタをも設けることができることに注意する必
要がある。このような電圧差の為に、トランジスタが非
導通状態から８通状態に移る際にソース領域とゲート電
極との間で測定されるしきい値電圧は変更される。本発
明によって用いるべき表面層中のドーパントの最小量の
値を決定する為には、作動状態中の上述した実際のしき
い値電圧を考慮する。集積回路が、実際のしきい値電圧
が異なる同一種類の電界効果１〜ランジスタを有する限
り、チャネル領域中の表面層のドーピングはいかなる速
度でも、絶対値が最小のしきい値を有するトランジスタ
において少くとも前述しｌＣ最小量のドーパントが存在
するＪ：うに決定するのが好ましい。

ｐチャネルトランジスタ１９Ａ、　２０．２１において
は、チャネル領域３２中の空乏層のうちｎ型基板領域１
２中に存在する部分の厚さは約０．２５μｍであるとい
うことを確かめた。従っ°Ｃ，ヂ１？ネル領域３２にお
いてはｐｎ接合４０ど境界４４との間の距離は約０．２
５μｍである。この場合ドーピングは、ｐｎ接合４０と
境界４４どの双方がエピタキシアル層７の残りの傳肉層
３８内に位置するように選択する。チャネル領域３２内
の空乏層のうちｐｎ接合４０ど境界４４との間に存在す
る部分における電荷は主表面３１の単位表面積当り約０
，２５　・１０−４・　１・１０　原子／Ｃシー２．５
・１０　原子／ｃセである。表面層３６を得る為の硼素
注入に対するドーズ量は約６・１０１１原子／ｃｌに決
定した為、この表面層にお【プる正味のアクセプタ電荷
は約３．５・１０　原子／ｄである。従って、表面層３
６内のドーパントのＤ＃ま本発明によればこのドーピン
グに対する前述した所定の下限値よりも１・１０　原子
／　ｃＪだけ高くなる。更に、前記の燐注入に対するエ
ネルギーは、製造中に行なう熱処理を考慮してチャネル
領域３２内のρｎ接合４０が半導体表面下約０゜２５μ
ｍの位置に位置するように選択する。

ｎチトネルトランジスタ１９Ｂ、　２２．２３も上述し
たのと同様にして構成する。ｐｎ接合４１は半導体表面
下約０．２５μｍの位置に位置させ、基板領域１６内に
位置する空乏層の部分の厚さくｐｎ接合４１と境界４５
との間の距離）は約０．２５μｍとする。エピタキシア
ル層の前述した残りの薄肉層を過剰にドーピングする為
に行なう硼素注入のエネルギーおよびドーズ量は、半導
体表面下受くとも０．５μｎ１の深さまで約１・１０　
アクセプタ）ＢＥ子／ｃｊの平均ドーピングｍ度が期待
しうるように選択する。表面層３７を得る為の燐注入に
対する６・１ｏ１１原子／Ｃシの前述したドーズ量で、
この表面層における半導体表面の単位表面積当りの正味
のドナー電荷も前述した下ｗＩ値よりも約１・１０１１
原子／　ｃＩｌｌだけ高くなる。

ｐチャネルトランジスタおよびｎヂ１７ネルトランジス
タの双方がディプリーション型である場合には、ソース
およびドレイン領域どチャネル領域内に位置する表ＷＩ
層とは同じ導電型の連続領域を形成する。この連続領域
は反対導電型の基板領域に隣接する。これら双方の種類
のトランジスタはノーマル・オフ１−ランジスタであり
、作動状態で関連の電界効果トランジスタのゲート電極
およびソース領域間に電圧差がないと、このトランジス
タの主電流通路を経て全（或いは殆んど電流が流れない
。この場合、ソースおよびドレイン領域間の電圧差がパ
ンチスルー電圧よりも小さければ、ソースおよびドレイ
ン領域間は導通接続されない。

表面層に対する注入ドーズ量を増大さゼると、双方の種
類の電界効果トランジスタにおいてしきい値電圧の絶対
値を減少せしめる。許容しうる最大の注入ドーズ量はし
きい値電圧が実際に値零に減少り゛るドーズ量に等しい
。上述した実施例ではこの最大ドーズ量は約８．５・１
０１１原子／　ｃｄである。

この関係でゲートｆｆ１ｍ　１９Ａおよび１９Ｂの導電
型は関連の電界効果トランジスタのソースおよびドレイ
ン領域２０．２１および２２．２３の導電型とそれぞれ
反対にするのが好ましい。この好適な実施例では許容し
うる最大ドーズ量と前述した所定の最小ドーズ量との相
違は最大となる。ゲート電極がソースおよびドレイン領
域と同じ導電型を有する逆の場合には、双方の種類の電
界効果トランジスタのしきい値電圧はほぼ同じ絶対値を
有するも、注入ドーズ量を最小にすると、これらしきい
値電圧は比較的小さな値となり、トランジスタのノーマ
ル・オフ特性が阻害されるおそれもある。

しきい値電圧は基板領域中のドーピング濃度によっても
影響を受けるおそれがあり、またゲート電極中のドーピ
ング濃度によつ′Ｃもわずかに影響を受けるおそれがあ
るということに注意すべきである。しかし、しきい値電
圧を所望値に調整づる可能性は制限される。その理由は
、しきい値電圧を調整づるど、寄生キャパシタンスの値
や、降服電圧およびパンチスルー電圧の双方またはいず
れか一方等の１〜ランジスタの伯の特性も変化する為で
ある。

電界効果トランジスタの表面層中のドーパントを前述し
た所定量にすると、これら電界効果トランジスタのしき
い値電圧は短チヤネル効果に比較的感応しないというこ
とを確かめた。特に、チャネル長が短かい、例えば多く
とも３μｍの相補イ１２電界効果トランジスタを有する
集積回路では、本発明を用いることににりその製造が比
較的高い歩留りで容易となる。ゲート電極を構成する導
電性の半導体細条の幅にある広がりがあっても、しきい
値電圧に許容し得ない程度に大きな広がりを生ぜしめる
というおそれが少なくなる。

実施例−ではトランジスタ１９Ａ　、　２０．’　２１
および１９Ｂ、　２２．２３のチャネル長を約１μｍど
する。

本発明による集積回路では、しきい値電圧はエンハンス
メント型の電界効果トランジスタを用いた場合よりも絶
縁層３３および３５の厚さに比較的依存しないというこ
とを確かめた。トランジスタの寸法を小さくする場合、
ゲート絶縁層の厚さを一層自由に選択しうる。特に所望
に応じ、同等の寸法のエンハンスメントトランジスタの
場合に望ましいよりもわずかに厚肉のグー１〜絶縁層を
用いることができ、従って製造歩留りを高めることがで
きる。

更に本発明による集積回路にａ３いては、トランジスタ
のソースおよびドレイン領域の浸入深さを実際上しきい
値電圧にかがねらず最適化することができる。エンハン
スメント型の通常の相補型の電界効果トランジスタでは
、短チヤネル効果の影響はソースおよびドレイン領域の
浸入深さが増大すると増大する。従って、］−ランジス
タの寸法を減少させると、ソースおよびドレイン領域の
浸入深さも一般に減少する。ソースおよびドレイン領域
が極めて浅いと、接点に関゛りる問題がしばしば生じ、
更にこれらの領域における直列抵抗値があまりにも高く
なるおそれがある。本発明を用いれば、比較的大きな浸
入深さのソースおよびドレイン領域を用いることに対し
何等問題が生じない。

上述した実施例では、ｎ型ソースおよびドレイン領域２
２および２３は例えば約０．４μｍの浸入深さを有する
。ｎ型ソースおよびドレイン領域２０Ｊ３よび２１の浸
入深さは例えば約０．６μｍである。

本発明による集積回路においては、表面Ｐ７１３ＧＪ３
よび３７におけるドーピングドーズ呈が変化しない限り
、しきい値電圧は実際上これら表面層３６および３７の
厚さに依存しないということも重要なことである。ｐｎ
接合４０ｇ３よび４１は、ソースＪ３よびドレイン領域
２２．２３とこれら領域２２．２３に隣接する基板領域
１６との間の、最も浅く位置するｐｎ接合４３の深さの
半分に少くとも等しい半導体表面下の深さ位置に位置さ
せるのが好ましい。実施例では、ソースおよびドレイン
領域２０．２１と隣接基板領域１２との間のｐｎ接合４
２をｐｎ接合４３よりも深い半導体表面下の深さの位置
に位置させる。ｐｎ接合４０および４１に対する上述し
た深さは特にドレイン領域２３および２１からソース領
域２２および２０へのそれぞれのパンチスルー電圧と関
連して好ましいものであるということを確かめた。ｐｎ
接合４０および４１を前述した深さよりも浅い位置に設
ける場合には、パンチスルーが一層低い電圧で既に生じ
る。

本発明による集積回路の重要な好適例では、第１および
第２電界効果トランジスタのチャネル幅およびヂャネル
長間の比は少くとも２とする。本発明によれば、短チヤ
ネル効果に対する感度の減少を完全に利用しうるように
する為に比較的幅狭なチャネルは無くすのが好ましい。

既知のように、幅狭チャネルを用いると、トランジスタ
のしきい値電圧はチャネル幅にも依存するおそれがある
。

本発明により、特に比較的小さなチャネル幅を右するト
ランジスタにおいてこのチャネル幅をあまりにも狭く選
択せずに少くともチャネル長の２倍に選択することによ
りしきい値電圧の広がりを減少させるか或いは無くすこ
とができる。実施例では第１２図に矢印Ｗで示すチャネ
ル幅をｎチャネルトランジスタにおいて約２μｍ１ｐチ
ヤネルトランジスタにおいて約４μｍとする。

実施例では、ゲート電極１９Ａおよび１９Ｂを互いに分
離されているように示してあり、これらの各々には電気
接続体が設けられている。多くの集積回路では、ｎチャ
ネルトランジスタのゲート電極およびｎチレネルトラン
ジスタのゲート電極は互いに直接接続され、これらは連
続する半導体細条を以って構成される。第１２図ではこ
のような直接接続を一点鎖線で示す半導体接続細条１９
Ｄで線図的に表わしている。ゲート電極１９Ａおよび１
９Ｂは互いに反対の導電型である為、接続細条１９Ｄ内
には４６で示すｐｎ接合が存在する。多くの場合、殆ん
ど両側で多部にドーピングされているこのｐｎ接合４６
は電界効果トランジスタのゲート特性に全く或いは殆ん
ど悪影響を及−まさない。しかし、このｐｎ接合４６が
望ましくない場合には、このｐｎ接合を短絡することが
できる。この短絡は例えば、ゲート電極１９Ｂ上でｐｎ
接合４６の付近に位置する接点窓を拡大し、この接点窓
がｐｎ接合４６を越えて延在するようにすることにより
行なうことができる。

本発明によれば伯の既知の方法でゲート電極の半導体細
条に珪化物層を設けるのが好ましい。適切な珪化物は例
えば珪化タングステンや珪化モリブデンである。珪化物
層は、多結晶或いは非晶質の半導体層１９上に適切な金
属の居を堆積し、その後に加熱することにより形成しう
る。また所望の珪化物の層はスパッタリングにより半導
体層１９上に堆積することもできる。ゲート電極１９Ａ
および１９Ｂの珪化物層は第１３図に４７で示す。上部
の珪物層４７はゲート電極１９Ａおよび１９Ｂの半導体
材料によりその下側のゲート誘電体３３および３５から
それぞれ分離され゛ている。上部珪化物層４７が設けら
れているゲート電極１９Ａ、　１９Ｂおよび半導体細条
１９Ｇ、１９Ｄの直列抵抗値は比較的低く、しかも半導
体細条１９Ｄ中に存在するいかなるｐＨ−接合４６も珪
化物により導電的に分路され、従ってｐＨ接合４６は短
絡される。ゲート誘電体はそれらのθさの多くども半分
に亘って珪化物を以って構成するのが好ましい。

或いはまた、上部珪化物層或いはこの上部珪化物層を形
成する為に設けた金Ｂ層はマスクを用い例えば選択腐食
によりゲート電極から除去し、フィールド酸化物上に延
在する他の半導体細条のみが存在するか或いはこれらに
珪化物層が設けられているようにすることができる。こ
れらの他の半導体細条もこれらの厚さの全体に亘って珪
化物を以って構成しうる。

本発明は上述した実施例のみに限定されず、幾多の変更
を加えうろこと勿論である。例えば、ゲルマニウム或い
はＡ”−Ｂｖ化合物（例えばＧａ　ＡＳ　）のような珪
素以外の半導体材料を用いたり、絶縁層およびマスク層
の双方またはいずれか一方を仙の林料とすることができ
る。半導体本体中に少くとも部分的に埋設した酸化物パ
ターン１７を用いることは多くの場合望ましいも必ずし
も必要なことではない。また前述したドナーおよびアク
セプタ原子の代りに他のドナーおよびアクセプタ原子を
用い、その濃度および拡散係数を互いに適合させ、場合
に応じ注入エネルギー、加熱処理の時間および温度のい
ずれか或いは適当な組合せを所望の結果が得られるよう
に適合さμることができる。埋込み層２および６はイオ
ン注入以外にドーピング法、例えば気相からの拡散或い
はドーピングされた酸化物またはガラス層からの拡散に
より得ることもできる。

また前述した集積回路においては、複数個の第１電界効
果トランジスタと複数個の第２電界効果トランジスタと
を存在さゼることもできること勿論である。また比較的
短かいチャネル長を有する電界効果トランジスタ以外に
比較的長いチャネル長を有する電界効果トランジスタを
用いることもできる。この場合、ノーマル・オフ−ディ
プリーション型のこれら異なる電界効果トランジスタの
しきい値電圧は実際上、製造に際し追加の処理を必要と
せずに互いに等しくなる。

本発明による集積回路には図示のノーマル・Ａフープイ
ブリージョントランジスタ以外の回路素子を設け、これ
ら回路素子は同じ半導体本体上および半導体本体内或い
はいずれか一方に集積化するようにすることができる。

他の回路素子は例えば抵抗或いはダイオード或いはエン
ハンスメントまたはディプリーション型の電界効果トラ
ンジスタ或いはバイポーラ１−ランジスタとＪるこがで
きる。

【図面の簡単な説明】

第１〜１１図は、本発明による半導体装置を種々の製造
工程で示ず断面図、 第１２図は、第１１図にＸＩ−ＸＩ綿線上断面図を示し
であるこの半導体装置の部分を示ず平面図、第１３図は
、第１１図の断面図の一部を拡大して示す断面図である
。 １・・・珪素ウェファ　２・・・ｎ型層３・・・酸化珪
素層　４．１３・・・ホトラッカ一層５・・・窓　６・
・・ｎ型層 ７・・・珪素層　８・・・酸化珪素層 ９・・・ｐｎ接合　１１・・・窒化珪素層１２・・・第
１基板領域 １４・・・ｐ導電型チレネルストッパ領域１５・・・硼
素イオン　１６・・・第２基板領域１７・・・酸化物パ
ターン　１８・・・ゲート酸化物層１９Ａ、　１９Ｂ・
・・ゲート電極 １９Ｇ・・・導体細条　１９［１・・・半導体接ｌｉ／
＆−細条２０、２２・・・ソース領域　２１．２３川ド
レイン領域２４、２５．２６・・・金属層　２１・・・
熱分解Ｓｉ　０２層２８・・・金属層　２９・・・接点
窓 ３２、．３４・・・チャネル領域 ３３、３５・・・絶縁層　３６．３７・・・表面層３８
・・・薄肉層

Claims (1)

1. 【特許請求の範囲】 １、複数個の回路素子が存在する主表面を有する半導体
   本体を具える集積回路であって、前記の半導体本体は前
   記の主表面何近に第１導電型の第１基板領域と第２導電
   型の第２基板領域とを有しており、第１基板領域は少く
   とも第１電界効果トランジスタの第２導電型のソースＪ
   ３よびドレイン領域を具え、これらソースおよびドレイ
   ン領域間には第１チヤネル領域が延在し、この第１チヤ
   ネル領域は前記の主表面で絶縁層により被覆され、この
   絶縁層上には半導体材料を有する第１ゲート電極が存在
   し、前記の第２基板領域は少くとも第２電界効果トラン
   ジスタの第１導電型のソースおよびトレイン領域を具え
   、これらソースおよびドレイン領域間には第２チヤネル
   領域が延在し、この第２チヤネル領域は前記の主表面で
   絶縁層により被覆され、この絶縁層上には半導体材料を
   有する第２ゲート電極が存在し、前記の第１ゲート電極
   の半導体材料と前記の第２ゲート電極の半導体材料とは
   互いに反対の導電型とした集積回路において、ソースお
   よびドレイン領域間の第１および第２チヤネル領域の双
   方で、絶縁層に隣接する表面層がこれらソースおよびト
   レイン領域と連結しており、これらの表面層の各々は、
   これに隣接するソースおよびドレイン領域と同じ導電型
   をしており、第１および第２電界効果トランジスタの双
   方はノーマル・オフ−ディプリーション型であり、表面
   層の各々における単位表面積当りのドーパントの聞は、
   この表面層に隣接するチャネル領域の部分であって関連
   の電界効果トランジスタのしきい値電圧に等しい電圧が
   この電界効果トランジスタのソースおよびドレイン領域
   に対して関連のゲート電極に印加された場合に空乏化さ
   れる部分における単位表面積当りの電荷の量に少くとも
   等しくしたことを特徴とする集積回路。 ２、特許請求の範囲１に記載の集積回路において、第１
   および第２電界効果トランジスタの各々のチャぞル長を
   ３μ■よりも短くしたことを特徴とする集積回路。 ３、特許請求の範囲１または２に記載の集積回路におい
   て、第１および第２電界効果トランジスタの双方で、チ
   ャネル幅対チャネル長の比を少くとも２としたことを特
   徴とする集積回路。 ４、特許請求の範囲１〜３のいずれか１つに記載の集積
   回路において、第１および第２電界効果トランジスタの
   双方で、ゲート電極の半導体材料の導電型をその下方の
   チャネル領域の表面層の導電型と反対にしたことを特徴
   とする集積回路。 ５、特許請求の範囲１〜４のいずれか１つに記載の集積
   回路において、第１および第２ゲート電極は互いに直接
   接続されており、第１ゲート電極の半導体材料は第２ゲ
   ート電極の半導体材料に隣接してｐｎ接合を形成し、こ
   のｐｎ接合は導電接続部により分路されていることを特
   徴とする集積回路。 ６、特許請求の範囲１〜５のいずれか１つに記載の集積
   回路において、第１および第２ゲート電極の各々は珪化
   物上部層を有し、この珪化物上部層はゲート電極の半導
   体材料によりゲート電極の下側に位置する絶縁層から分
   離されていることを特徴とする集積回路。 ７、特許請求の範囲６に記載の集積回路において、第１
   および第２ゲート電極はこれらの厚さの多くとも半分に
   亘って珪化物を以って構成されていることを特徴とする
   集積回路。 ８、特許請求の範囲１〜７のいずれか１つに記載の集積
   回路において、第１および第２電界効果トランジスタで
   、チャネル領域内に形成された表面層および基板領域間
   のｐｎ接合が、ソースおよびドレイン領域とこれら領域
   に隣接する基板領域間に形成され最も浅い位置のｐｎ接
   合の深さの少くとも半分に等しい半導体表面下の深さに
   位置していることを特徴とする集積回路。