JPS5816542A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5816542A JPS5816542A JP56114449A JP11444981A JPS5816542A JP S5816542 A JPS5816542 A JP S5816542A JP 56114449 A JP56114449 A JP 56114449A JP 11444981 A JP11444981 A JP 11444981A JP S5816542 A JPS5816542 A JP S5816542A
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- input
- signal
- holding circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、テスト容易化した半導体集積回路に関する
。
。
最近のＬ８Ｉ技術の進歩によ）、多くの素子をｌチ、プ
に集積することがａＪ能になり、それに伴なって、１チ
ツグに含まれる機能の全てをテストすることの困難さが
クローズアップされつつある。
に集積することがａＪ能になり、それに伴なって、１チ
ツグに含まれる機能の全てをテストすることの困難さが
クローズアップされつつある。
ま友、集積度増大に伴ない、％に論理集積回路などでは
、入・出力用のビンの数も増大する傾向に６シ、既に６
４ピンのマイクロプロセッサをはじめ、１００ビンを超
える入・出力ビンを持つ集積回路も出現している。これ
ら多ビンの集積−Ｍｌをテストするには、測定対称の集
積回路が有するピン数以上のテスト用端子を持つＬ８Ｉ
テスターが必要である。しかし、このような多ピン用Ｌ
ＳＩ−テスターは極めて高価であり、何らかの手段で、
低価格のＬ８Ｉテスターで測定・評価が可能でおるよう
に集積回路側をテスト容易化することが必須である。
、入・出力用のビンの数も増大する傾向に６シ、既に６
４ピンのマイクロプロセッサをはじめ、１００ビンを超
える入・出力ビンを持つ集積回路も出現している。これ
ら多ビンの集積−Ｍｌをテストするには、測定対称の集
積回路が有するピン数以上のテスト用端子を持つＬ８Ｉ
テスターが必要である。しかし、このような多ピン用Ｌ
ＳＩ−テスターは極めて高価であり、何らかの手段で、
低価格のＬ８Ｉテスターで測定・評価が可能でおるよう
に集積回路側をテスト容易化することが必須である。
本発明は、多ビンの集積回路において、ＬＳＩテスター
のテスト端子不足に対処するためになされたもので、わ
ずか東回路の追加により、多ビンの一定を行なうことの
可能な半導体集積回路を提供するものである。
のテスト端子不足に対処するためになされたもので、わ
ずか東回路の追加により、多ビンの一定を行なうことの
可能な半導体集積回路を提供するものである。
以下、図面を参照して本発明の詳細な説明する。
第１図は、ＬＳＩの入力回路ム、 Ｂ、 Ｃ，Ｄに対応
する入カビｙ Ｐ、、 Ｐ、、 Ｐ、、 Ｐ、に対し、
ＬＳＩテスター−側のテスト端子がＴ□、Ｔ、、Ｔ、の
３端子であるため、切換用リレー凡をテスト信号Ｔ１に
よって駆動し、接点ｒによってテスト信号Ｔ、はＰｊと
Ｐ、に、テスト信号Ｔ！ばＰａとＰ４に切換えて与える
ように構成した従来の一例である。テスト信号Ｔ１が論
理的に「０」のときはリレーＢは動作せず、テスト信号
ＴｉはＬＳＩの端子Ｐ１へ、Ｔ、はＰａへ与えられ、Ｔ
ｓがｒｌＪのときは、リレーＲが動作して接点ｒが切換
わシ、テスト信号Ｔ、はＰ、へ、Ｔ！はＰ、へ与えられ
る。
する入カビｙ Ｐ、、 Ｐ、、 Ｐ、、 Ｐ、に対し、
ＬＳＩテスター−側のテスト端子がＴ□、Ｔ、、Ｔ、の
３端子であるため、切換用リレー凡をテスト信号Ｔ１に
よって駆動し、接点ｒによってテスト信号Ｔ、はＰｊと
Ｐ、に、テスト信号Ｔ！ばＰａとＰ４に切換えて与える
ように構成した従来の一例である。テスト信号Ｔ１が論
理的に「０」のときはリレーＢは動作せず、テスト信号
ＴｉはＬＳＩの端子Ｐ１へ、Ｔ、はＰａへ与えられ、Ｔ
ｓがｒｌＪのときは、リレーＲが動作して接点ｒが切換
わシ、テスト信号Ｔ、はＰ、へ、Ｔ！はＰ、へ与えられ
る。
このような構成にしたときの問題点は、ＬＳＩの出力信
号の状１１（図のＰｏｕｔ端子の信号レベル）が、入力
回路ＡとＣｔたはＢとＤの入力信号状態によってのみ定
まるような回路構成に、ＬＳＩ内部がなっていればよい
が、入力画ｗ！ＩＡとＣとＢ、ＢとＤとＣ１ＡとＢとＣ
と！）、といった組合せで決定されるような場合は、不
都合が生じることである。
号の状１１（図のＰｏｕｔ端子の信号レベル）が、入力
回路ＡとＣｔたはＢとＤの入力信号状態によってのみ定
まるような回路構成に、ＬＳＩ内部がなっていればよい
が、入力画ｗ！ＩＡとＣとＢ、ＢとＤとＣ１ＡとＢとＣ
と！）、といった組合せで決定されるような場合は、不
都合が生じることである。
即ち、いま、Ｐｏｕｔ端子の信号レベルがＡとＣおよび
Ｂに与えられる入力信号によって定まるときを例にとる
と、最初のテストサイクル（τ、）でテスト信号Ｔ、、
Ｔ！を入力回路Ａ、Ｃに与え、次のテストサイクル（τ
、）でテスト信号Ｔ１をＢに与えるが、このとき、入力
回路Ａ、Ｃにテストサイクル（τＫ）で与えたテスト信
号が保持されず「１」→ｒＯＪ ｔたは「帽→「１」の
ように変化してしまい、Ｐｏｕｔ端子の出力信号が異常
になる可能性がめる。
Ｂに与えられる入力信号によって定まるときを例にとる
と、最初のテストサイクル（τ、）でテスト信号Ｔ、、
Ｔ！を入力回路Ａ、Ｃに与え、次のテストサイクル（τ
、）でテスト信号Ｔ１をＢに与えるが、このとき、入力
回路Ａ、Ｃにテストサイクル（τＫ）で与えたテスト信
号が保持されず「１」→ｒＯＪ ｔたは「帽→「１」の
ように変化してしまい、Ｐｏｕｔ端子の出力信号が異常
になる可能性がめる。
この不都合に対する対策の一つは、入力回路Ａ。
Ｂ、 Ｃ，Ｄを全てフリップ・フロップなどの保持機能
を持つ回路にすることであるが、テスト時は良いが、通
常動作時には全体としての動作速度を遅らせ九シ、制御
が複雑になったりして、余シ望しい方式ではない。
を持つ回路にすることであるが、テスト時は良いが、通
常動作時には全体としての動作速度を遅らせ九シ、制御
が複雑になったりして、余シ望しい方式ではない。
次に本発明の方式を第２図に示す。モード切換用信号に
よってトランスミツシランゲート（Ｔ、Ｇ）はＯＮ 、
ＯＦＦされる。Ｔ、ＧがＯｋ’ Ｆのときは、保持回
路は入力回路から切Ｉされているので保持回路による動
作速度の逼れ増加は極めて少ない。テ夙ト時にはモード
切換用信号によ一＃）Ｔ、ＧがＯＮになって保持回路は
入力回路に接続される。従って、前述のように切換用リ
レーによりテスト信号が切離されても、最初のテストサ
イクル（ＴＩ）のテスト信号の値を保持するので、次の
テストサイクル（τ２）でも入力信号として有効に用い
られる。
よってトランスミツシランゲート（Ｔ、Ｇ）はＯＮ 、
ＯＦＦされる。Ｔ、ＧがＯｋ’ Ｆのときは、保持回
路は入力回路から切Ｉされているので保持回路による動
作速度の逼れ増加は極めて少ない。テ夙ト時にはモード
切換用信号によ一＃）Ｔ、ＧがＯＮになって保持回路は
入力回路に接続される。従って、前述のように切換用リ
レーによりテスト信号が切離されても、最初のテストサ
イクル（ＴＩ）のテスト信号の値を保持するので、次の
テストサイクル（τ２）でも入力信号として有効に用い
られる。
第３図は第２図に示す方式をＭＯ８Ｌ８Ｉに適用した一
例であって、トランスミツシラン・ゲートとしてトラン
ジスタ１ｍ１保持回路としてコンデンサー１個を用いて
いる。２Ｍ端子をｒｌＪにすると一〜ＴＧｄは導通状層
になるので、ＰＩＨｓ’＊たはＰＲ＋ ４端子に与えら
れたテスト信号Ｔ１．Ｔ、は保持用コンデンサＣｍ 、
Ｃｃ ｔたはＣｂ、ｃｄに蓄えられ、テスト信号が切
離された、次のテストサイクルまで保持される。
例であって、トランスミツシラン・ゲートとしてトラン
ジスタ１ｍ１保持回路としてコンデンサー１個を用いて
いる。２Ｍ端子をｒｌＪにすると一〜ＴＧｄは導通状層
になるので、ＰＩＨｓ’＊たはＰＲ＋ ４端子に与えら
れたテスト信号Ｔ１．Ｔ、は保持用コンデンサＣｍ 、
Ｃｃ ｔたはＣｂ、ｃｄに蓄えられ、テスト信号が切
離された、次のテストサイクルまで保持される。
第３図に示した保持回路は、いわゆるダイナきツク臘で
あるので、リーク電流によりコンデンサーに蓄えられ九
電荷が失なわれるので、テストサイクル時間の間隔が長
過ぎると誤動作を生じることになる。第４図には保持回
路にスタティック型のメモリセルを用いた例を示す。ま
た、第５図は人力保護回路と上記のトランスミツシラン
・ゲートおよび保持回路を組み合わせて一組のセルとす
る場合を示している。これは、ゲート・プレイのように
、入力ビン、出力ビンの区別が！スターチツブの段階で
は不明であるので、全てのビンの近くに入力保護回路が
配置されることが多いが、この人力保護回路と組み合わ
せて、本発明の回路を配置しておけば、入力ピン数が多
くなって、Ｌ８Ｉテスターのテスト端子が不足した場合
に、テスト信号をリレー接点によプ切換える方法が容易
に採用で自る。伺、保持回路が不要な場合は、選択的に
トランスミツシラン・ゲートを除去することはリードオ
ンリーメモリ（ＲＯＭ）においてトランジスタを除去ま
たは非動作とする方法と同様に容易に実施できる。
あるので、リーク電流によりコンデンサーに蓄えられ九
電荷が失なわれるので、テストサイクル時間の間隔が長
過ぎると誤動作を生じることになる。第４図には保持回
路にスタティック型のメモリセルを用いた例を示す。ま
た、第５図は人力保護回路と上記のトランスミツシラン
・ゲートおよび保持回路を組み合わせて一組のセルとす
る場合を示している。これは、ゲート・プレイのように
、入力ビン、出力ビンの区別が！スターチツブの段階で
は不明であるので、全てのビンの近くに入力保護回路が
配置されることが多いが、この人力保護回路と組み合わ
せて、本発明の回路を配置しておけば、入力ピン数が多
くなって、Ｌ８Ｉテスターのテスト端子が不足した場合
に、テスト信号をリレー接点によプ切換える方法が容易
に採用で自る。伺、保持回路が不要な場合は、選択的に
トランスミツシラン・ゲートを除去することはリードオ
ンリーメモリ（ＲＯＭ）においてトランジスタを除去ま
たは非動作とする方法と同様に容易に実施できる。
なお上記した第３図、第４図及び第５図はＭＯ８ＬＳＩ
Ｋ適用した例を示したが、第２図に示す方式は、バイポ
ーラＬＳＩ°等、他のテクノロジーに適用でき為ことは
言うまでもない。また、上記の説明は、テスト端子数、
ＬＳＩの入力端子数が少数の場合で説明したが、使用
可能なテスト端子数がＬＳＩの入力端子数に比べて、不
足する場合は、どのようなビン数に対しても適用できる
ことは明白である。
Ｋ適用した例を示したが、第２図に示す方式は、バイポ
ーラＬＳＩ°等、他のテクノロジーに適用でき為ことは
言うまでもない。また、上記の説明は、テスト端子数、
ＬＳＩの入力端子数が少数の場合で説明したが、使用
可能なテスト端子数がＬＳＩの入力端子数に比べて、不
足する場合は、どのようなビン数に対しても適用できる
ことは明白である。
第１図は入力端子数４（ＰＩ−Ｐ４）のＬＳＩをテスト
端子数３のＬＳＩテスターにて副定評画する場合の切換
方式を示す回路図、第２図は本発明の−実施例を示し、
モード切換端子を用意し、各入力回路に付加したトラン
スミツ７１ン・ゲートと保持回路の電気的な接続または
切断をモード切換端子で指定できるようにした回路図、
第３図は本発明の方式をＭＯ８ＬＳＩによシ実現した例
で、保持回路としてＭＯ８容量を用いるダイナミック聾
の回路図、第４図は本発明の方式をＭＯ８ＬＳＩによシ
実現した例で、保持回路として、スタティック臘メ毫リ
セルを用いた回路図、第５図は本発明の方式をＭＯ８Ｌ
ＳＩによシ実現した例で、人力保線回路とトランスミツ
７曹ン・グー） 、 ＭＯ８Ｏ８容量み合わせて、一つ
のセルとした回路図である。 Ｒ：保ｓｉ抵抗 ｚＤ：ツェナーダイオード ＴＯ： トランスミツ７１ン・ゲート用トランジスタＣ
： ＭＯ８容量 代理人 弁理士 則 近 迩 佑 ほか１名
端子数３のＬＳＩテスターにて副定評画する場合の切換
方式を示す回路図、第２図は本発明の−実施例を示し、
モード切換端子を用意し、各入力回路に付加したトラン
スミツ７１ン・ゲートと保持回路の電気的な接続または
切断をモード切換端子で指定できるようにした回路図、
第３図は本発明の方式をＭＯ８ＬＳＩによシ実現した例
で、保持回路としてＭＯ８容量を用いるダイナミック聾
の回路図、第４図は本発明の方式をＭＯ８ＬＳＩによシ
実現した例で、保持回路として、スタティック臘メ毫リ
セルを用いた回路図、第５図は本発明の方式をＭＯ８Ｌ
ＳＩによシ実現した例で、人力保線回路とトランスミツ
７曹ン・グー） 、 ＭＯ８Ｏ８容量み合わせて、一つ
のセルとした回路図である。 Ｒ：保ｓｉ抵抗 ｚＤ：ツェナーダイオード ＴＯ： トランスミツ７１ン・ゲート用トランジスタＣ
： ＭＯ８容量 代理人 弁理士 則 近 迩 佑 ほか１名
Claims (1)
- トランスミツシロン・ゲートを介して、情報保持回路を
入力端子に接続する手段と、このトランスミッシ冒ン・
ゲートを、通常動作時にはオフ状態に、テスト時にはオ
ン状態に制御する手段とを有することを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114449A JPS5816542A (ja) | 1981-07-23 | 1981-07-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56114449A JPS5816542A (ja) | 1981-07-23 | 1981-07-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5816542A true JPS5816542A (ja) | 1983-01-31 |
Family
ID=14638006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56114449A Pending JPS5816542A (ja) | 1981-07-23 | 1981-07-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816542A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
| US5510747A (en) * | 1993-11-30 | 1996-04-23 | Siliconix Incorporated | Gate drive technique for a bidirectional blocking lateral MOSFET |
| CN112305393A (zh) * | 2019-08-02 | 2021-02-02 | 英飞凌科技股份有限公司 | 电子测试设备装置及其操作方法 |
-
1981
- 1981-07-23 JP JP56114449A patent/JPS5816542A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
| US5510747A (en) * | 1993-11-30 | 1996-04-23 | Siliconix Incorporated | Gate drive technique for a bidirectional blocking lateral MOSFET |
| US5731732A (en) * | 1993-11-30 | 1998-03-24 | Siliconix Incorporated | Gate drive technique for a bidirectional blocking lateral MOSFET |
| CN112305393A (zh) * | 2019-08-02 | 2021-02-02 | 英飞凌科技股份有限公司 | 电子测试设备装置及其操作方法 |
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