JPS6129487A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6129487A JPS6129487A JP15084584A JP15084584A JPS6129487A JP S6129487 A JPS6129487 A JP S6129487A JP 15084584 A JP15084584 A JP 15084584A JP 15084584 A JP15084584 A JP 15084584A JP S6129487 A JPS6129487 A JP S6129487A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address input
- action
- address
- internal
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路における記憶装置に関する。
＠１図に従来の回路例をブロック図で示す。１〜４はア
ドレス入力端子であり、５はアドレス入力回路である。
ドレス入力端子であり、５はアドレス入力回路である。
６はアドレス入力回路（５）のコア ） ＣＩ −ル信
号作成回路であり、該コントロール信号によりアドレス
入力回路がＯＮ状態となったときのみアドレス入力信号
が入力される。第１図に示した回路の動作は、アドレス
入力回路（５）がＯＮ状態において、アドレス信号が入
力され、内部回路が動作し、センスアンプ、出力回路を
経て、メモリの状態が外部に出力される。第２−６図、
第２−ｈ図に入力回路の例を示す。従来の回路では、ア
ドレス入力端子が直接アドレス入力回路に接続されてお
り、アドレス入力信号レベルとアドレス入力回路のロジ
ックレベルとを比較し、アドレス入力信号レベルを判定
する方法であるため、次に示した現象等により、アドレ
ス入力回路のロジックレベルが変化した場合にも、アド
レス入力信号レベルが変化したと同様の判断を行なって
しまうという問題点があった。
号作成回路であり、該コントロール信号によりアドレス
入力回路がＯＮ状態となったときのみアドレス入力信号
が入力される。第１図に示した回路の動作は、アドレス
入力回路（５）がＯＮ状態において、アドレス信号が入
力され、内部回路が動作し、センスアンプ、出力回路を
経て、メモリの状態が外部に出力される。第２−６図、
第２−ｈ図に入力回路の例を示す。従来の回路では、ア
ドレス入力端子が直接アドレス入力回路に接続されてお
り、アドレス入力信号レベルとアドレス入力回路のロジ
ックレベルとを比較し、アドレス入力信号レベルを判定
する方法であるため、次に示した現象等により、アドレ
ス入力回路のロジックレベルが変化した場合にも、アド
レス入力信号レベルが変化したと同様の判断を行なって
しまうという問題点があった。
アドレス入力回路のロジックレベルが変化し、アドレス
入力信号レベルを誤判断する可能性がある現象は、次の
様に考えられる。第３図に、ＩＣチップに寄生する抵抗
、インダクタンスの状態を示す。センスアンプ動作時、
出力回路動作時などにＶ Ｄ Ｄ −Ｖ Ｓ ８間に一
時的に大電流が流れると、第４図に示した如く、ｖＤＤ
レベルは下降し、ｖＳεレベルは上昇する。しかし、Ｖ
ＤＤ１１１］とＶＳＳ側に寄生する抵抗、インダクタン
スの量が異なるため、各々の電位の変化量が異なり、そ
の結果ロジックレベルが変化してしまう。
入力信号レベルを誤判断する可能性がある現象は、次の
様に考えられる。第３図に、ＩＣチップに寄生する抵抗
、インダクタンスの状態を示す。センスアンプ動作時、
出力回路動作時などにＶ Ｄ Ｄ −Ｖ Ｓ ８間に一
時的に大電流が流れると、第４図に示した如く、ｖＤＤ
レベルは下降し、ｖＳεレベルは上昇する。しかし、Ｖ
ＤＤ１１１］とＶＳＳ側に寄生する抵抗、インダクタン
スの量が異なるため、各々の電位の変化量が異なり、そ
の結果ロジックレベルが変化してしまう。
本発明は、このような問題点を解決するもので、その目
的とするところは、内部回路に大電流が流れるタイミン
グにおいて、アドレス入力端子とアドレス入力回路を切
シ離すことによって、アドレス信号レベル判断膜りによ
る誤動作を防止することにある。
的とするところは、内部回路に大電流が流れるタイミン
グにおいて、アドレス入力端子とアドレス入力回路を切
シ離すことによって、アドレス信号レベル判断膜りによ
る誤動作を防止することにある。
本発明の半導体記憶装置は、アドレス入力端子とアドレ
ス入力回路の間に、スイッチ動作する素子もしくは回路
を挿入し、内部回路に大電流が流れるタイミングにおい
て、該スイッチ動作する素子もしくは回路をＯＦＦ状態
にすることを特徴とする。
ス入力回路の間に、スイッチ動作する素子もしくは回路
を挿入し、内部回路に大電流が流れるタイミングにおい
て、該スイッチ動作する素子もしくは回路をＯＦＦ状態
にすることを特徴とする。
以下本発明について、実施例に基づいて詳細に説明する
。
。
第５図に、本発明による実施例のブロック図を示す。１
〜４はアドレス入力端子であり、５はアドレス入力回路
である。６はアドレス入力回路（５）のコントロール信
号作成回路である。７はスイッチ動作する素子もしくは
回路であり、８は該スイッチ動作する素子もしくは回路
のコントロール信号作成回路である。
〜４はアドレス入力端子であり、５はアドレス入力回路
である。６はアドレス入力回路（５）のコントロール信
号作成回路である。７はスイッチ動作する素子もしくは
回路であり、８は該スイッチ動作する素子もしくは回路
のコントロール信号作成回路である。
本回路の動作は、まず、アドレス入力回路がＯＮ状態に
おいて、アドレス入力端子よりアドレス入力が内部回路
へ入力され、センスアンプ、出力回路が動作し、メモリ
の状態が外部に出力される。上記動作において、センス
アンプ動作時、及び出力回路動作時に大電流が流れる場
合が多く、本発明では、前記回路の動作タイミング信号
を８の回路へ入力することにより、該回路から、７のス
イッチ動作する回路をＯＦＦ状態にする命令信号が出力
され、前記スイッチ回路は０ＦＩＦする。
おいて、アドレス入力端子よりアドレス入力が内部回路
へ入力され、センスアンプ、出力回路が動作し、メモリ
の状態が外部に出力される。上記動作において、センス
アンプ動作時、及び出力回路動作時に大電流が流れる場
合が多く、本発明では、前記回路の動作タイミング信号
を８の回路へ入力することにより、該回路から、７のス
イッチ動作する回路をＯＦＦ状態にする命令信号が出力
され、前記スイッチ回路は０ＦＩＦする。
そのため、アドレス入力回路のロジックレベルが一時的
に変化しても、アドレス入力回路の出力レベルは変化せ
ず、所定のアドレス入力に対応した出力が正常に得られ
る。
に変化しても、アドレス入力回路の出力レベルは変化せ
ず、所定のアドレス入力に対応した出力が正常に得られ
る。
第６−α図、第６−ｈ図に、第５図に示したスイッチ動
作する回路（７）の例を示す。第６−α図Ｊは、トラン
スミッションゲートであり、第６−６図は、クロックド
ゲートトランジスタである。
作する回路（７）の例を示す。第６−α図Ｊは、トラン
スミッションゲートであり、第６−６図は、クロックド
ゲートトランジスタである。
また、第７−α図、第７−６図に、スイッチ回路（７ン
とアドレス入力回路（６）を合成した場合の例であり、
電源電圧変化によるロジックレでルの変化に起因するア
ドレス信号レベルの判断膜りによる誤動作防止に対して
同様の効果を有する。
とアドレス入力回路（６）を合成した場合の例であり、
電源電圧変化によるロジックレでルの変化に起因するア
ドレス信号レベルの判断膜りによる誤動作防止に対して
同様の効果を有する。
以上のように、本発明は、工Ｃ内部に大電流が流れ電源
電圧が変化するタイミングにおいて、アドレス入力端子
とアドレス入力回路を切シ離す方式であるため、アドレ
ス信号レベルが決まり、内部回路が°正常に動作した後
の誤動作が防止できる
電圧が変化するタイミングにおいて、アドレス入力端子
とアドレス入力回路を切シ離す方式であるため、アドレ
ス信号レベルが決まり、内部回路が°正常に動作した後
の誤動作が防止できる
第１図及び第２−α図、第２−６図は従来例を示す図で
あり、第１図は、半導体記憶装置の回路ブロック例、第
２−α図、第２−６図はアドレス入力回路の例である。 第３図は、ＩＣチップに寄生する抵抗及びインダクタン
スの状態を示す図である。第４図は、内部回路に大電流
が流れた場合に生ずる電源電圧降下の例を示す図である
。第５図から第７−６図までは本発明の実施例を示す図
であり、第５図は、本発明の回路ブロックであり、第６
−α図、第６−６図は、スイッチ動作する回路の例で、
第７−α図、第７−６図はスイッチ回路とアドレス入力
回路を合成した場合の回路例である。 ５・・・・・・アドレス入力回路 ７・・・・・・スイッチ回路 ８・・・・・・スイッチ回路コントロール信号作成回路
以 上
あり、第１図は、半導体記憶装置の回路ブロック例、第
２−α図、第２−６図はアドレス入力回路の例である。 第３図は、ＩＣチップに寄生する抵抗及びインダクタン
スの状態を示す図である。第４図は、内部回路に大電流
が流れた場合に生ずる電源電圧降下の例を示す図である
。第５図から第７−６図までは本発明の実施例を示す図
であり、第５図は、本発明の回路ブロックであり、第６
−α図、第６−６図は、スイッチ動作する回路の例で、
第７−α図、第７−６図はスイッチ回路とアドレス入力
回路を合成した場合の回路例である。 ５・・・・・・アドレス入力回路 ７・・・・・・スイッチ回路 ８・・・・・・スイッチ回路コントロール信号作成回路
以 上
Claims (1)
- ロジックレベルを有するアドレス入力回路及び内部回
路動作開始タイミング作成回路及び、出力回路及び、セ
ンスアンプを有する回路において、アドレス入力回路と
アドレス入力端子の間に、スイッチ動作する素子もしく
は回路を設け、かつ、該素子もしくは回路を内部回路が
動作状態において制御することを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15084584A JPS6129487A (ja) | 1984-07-20 | 1984-07-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15084584A JPS6129487A (ja) | 1984-07-20 | 1984-07-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129487A true JPS6129487A (ja) | 1986-02-10 |
Family
ID=15505633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15084584A Pending JPS6129487A (ja) | 1984-07-20 | 1984-07-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129487A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690483A (en) * | 1979-12-19 | 1981-07-22 | Fujitsu Ltd | Address buffer circuit |
| JPS58108091A (ja) * | 1981-12-21 | 1983-06-28 | Nec Corp | メモリ回路 |
-
1984
- 1984-07-20 JP JP15084584A patent/JPS6129487A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690483A (en) * | 1979-12-19 | 1981-07-22 | Fujitsu Ltd | Address buffer circuit |
| JPS58108091A (ja) * | 1981-12-21 | 1983-06-28 | Nec Corp | メモリ回路 |
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