JPH04315230A - ワンチップマイクロコンピュータ - Google Patents
ワンチップマイクロコンピュータInfo
- Publication number
- JPH04315230A JPH04315230A JP3082386A JP8238691A JPH04315230A JP H04315230 A JPH04315230 A JP H04315230A JP 3082386 A JP3082386 A JP 3082386A JP 8238691 A JP8238691 A JP 8238691A JP H04315230 A JPH04315230 A JP H04315230A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- test
- chip microcomputer
- circuit
- testing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は周辺回路用のテストモー
ド機能を備えたワンチップマイクロコンピュータに関す
る。
ド機能を備えたワンチップマイクロコンピュータに関す
る。
【０００２】
【従来の技術】近年機能チェックのため半導体集積回路
それ自体に本来の動作モードに加えてテストモード機能
を備えたワンチップマイクロコンピュータが知られてい
る。ところでテストモードを実行する場合には、そのポ
ートにテスト用の各種外部装置が接続され、これらテス
ト用の外部装置及びワンチップマイクロコンピュータそ
れ自体に内蔵されているＣＰＵ を用いてテストが実行
される。ただテスト対象である周辺回路にはテスト用の
外部装置のみでテストが可能な回路とこれに加えて内蔵
されているＣＰＵ を用いる周辺回路とがあるため、こ
れらに対応した構成が必要となる。
それ自体に本来の動作モードに加えてテストモード機能
を備えたワンチップマイクロコンピュータが知られてい
る。ところでテストモードを実行する場合には、そのポ
ートにテスト用の各種外部装置が接続され、これらテス
ト用の外部装置及びワンチップマイクロコンピュータそ
れ自体に内蔵されているＣＰＵ を用いてテストが実行
される。ただテスト対象である周辺回路にはテスト用の
外部装置のみでテストが可能な回路とこれに加えて内蔵
されているＣＰＵ を用いる周辺回路とがあるため、こ
れらに対応した構成が必要となる。
【０００３】図２は従来のワンチップマイクロコンピュ
ータの模式図であり、図中１は内蔵されているＣＰＵ
、２はバス、３はテストに際しＣＰＵ １を用いる必要
のある周辺回路、４はテストに際しＣＰＵ １を用いる
必要のない周辺回路、５はスイッチを示している。ＣＰ
Ｕ １はバス２を通じて前記周辺回路３，４及び各外部
装置を接続するポートＰ０ 〜Ｐ７と接続されている。 スイッチ５はＣＰＵ １の入，出力端の直近においてバ
ス２に介装されており、テストモードにおいて、周辺回
路３のテストを実行する際にはスイッチ５をオンし、Ｃ
ＰＵ １と、ポートＰ０ 〜Ｐ７ に接続したテスト用
の外部装置を用いてテストを行う。また周辺回路４のテ
ストを実行する際にはスイッチ５をオフし、ポートＰ０
〜Ｐ７ に接続したテスト用の外部装置を用いてテス
トを行う。即ち周辺回路３又は４のいずれか一方のテス
トが終了した後、他方の周辺回路に対するテストが行わ
れることとなる。
ータの模式図であり、図中１は内蔵されているＣＰＵ
、２はバス、３はテストに際しＣＰＵ １を用いる必要
のある周辺回路、４はテストに際しＣＰＵ １を用いる
必要のない周辺回路、５はスイッチを示している。ＣＰ
Ｕ １はバス２を通じて前記周辺回路３，４及び各外部
装置を接続するポートＰ０ 〜Ｐ７と接続されている。 スイッチ５はＣＰＵ １の入，出力端の直近においてバ
ス２に介装されており、テストモードにおいて、周辺回
路３のテストを実行する際にはスイッチ５をオンし、Ｃ
ＰＵ １と、ポートＰ０ 〜Ｐ７ に接続したテスト用
の外部装置を用いてテストを行う。また周辺回路４のテ
ストを実行する際にはスイッチ５をオフし、ポートＰ０
〜Ｐ７ に接続したテスト用の外部装置を用いてテス
トを行う。即ち周辺回路３又は４のいずれか一方のテス
トが終了した後、他方の周辺回路に対するテストが行わ
れることとなる。
【０００４】
【発明が解決しようとする課題】ところでこのような従
来のワンチップマイクロコンピュータにあっては、テス
ト対象となる周辺回路３，４はいずれか一方の周辺回路
をテスト中は、他方の周辺回路をテストすることが出来
ないこととなるため、テストに長い時間を要するという
問題があった。本発明はかかる事情に鑑みなされたもの
であって、その目的とするところはテストに際して内蔵
されているＣＰＵ を用いる回路と、内蔵されているＣ
ＰＵ を用いないでテストする回路とを同時並行的にテ
ストすることが可能なワンチップマイクロコンピュータ
を提供するにある。
来のワンチップマイクロコンピュータにあっては、テス
ト対象となる周辺回路３，４はいずれか一方の周辺回路
をテスト中は、他方の周辺回路をテストすることが出来
ないこととなるため、テストに長い時間を要するという
問題があった。本発明はかかる事情に鑑みなされたもの
であって、その目的とするところはテストに際して内蔵
されているＣＰＵ を用いる回路と、内蔵されているＣ
ＰＵ を用いないでテストする回路とを同時並行的にテ
ストすることが可能なワンチップマイクロコンピュータ
を提供するにある。
【０００５】
【課題を解決するための手段】本発明に係るワンチップ
マイクロコンピュータは、内蔵されているＣＰＵ 及び
テストに際しこのＣＰＵ を用いる周辺回路とテストに
際しこのＣＰＵ を用いない周辺回路との間を結ぶバス
に開閉スイッチを設ける。
マイクロコンピュータは、内蔵されているＣＰＵ 及び
テストに際しこのＣＰＵ を用いる周辺回路とテストに
際しこのＣＰＵ を用いない周辺回路との間を結ぶバス
に開閉スイッチを設ける。
【０００６】
【作用】本発明にあってはこれによって、テストに際し
内蔵されているＣＰＵを使用する周辺回路はＣＰＵ 及
びポートに接続されたテスト用の外部装置を用いて、ま
たＣＰＵを用いない周辺回路のテストにはポートに接続
されている外部装置のみを用いて同時並行的にテストす
ることが可能となる。
内蔵されているＣＰＵを使用する周辺回路はＣＰＵ 及
びポートに接続されたテスト用の外部装置を用いて、ま
たＣＰＵを用いない周辺回路のテストにはポートに接続
されている外部装置のみを用いて同時並行的にテストす
ることが可能となる。
【０００７】
【実施例】以下本発明をその実施例を示す図面に基づい
て具体的に説明する。図１は本発明に係るワンチップマ
イクロコンピュータの模式図であり、図中１はＣＰＵ
、２はバス、３はテストに際し内蔵されているＣＰＵ
１を用いる必要のある周辺回路、４はテストに際し内蔵
されているＣＰＵ １を用いる必要のない周辺回路、５
はスイッチを示している。ＣＰＵ １、周辺回路３，４
及び各ポートＰ０ 〜Ｐ７ はバス２を通じて相互にデ
ータの送受が可能なよう接続されている。そしてこのバ
ス２にはＣＰＵ １，周辺回路３，及びポートＰ０ 〜
Ｐ３ と、周辺回路４，及びポートＰ４ 〜Ｐ７ とを
結ぶ中間位置のバス２にスイッチ５が介装されている。 スイッチ５の開閉制御はテストモードに設定したときＣ
ＰＵ １又は外部からの信号の入力にてオフとなるよう
制御される。
て具体的に説明する。図１は本発明に係るワンチップマ
イクロコンピュータの模式図であり、図中１はＣＰＵ
、２はバス、３はテストに際し内蔵されているＣＰＵ
１を用いる必要のある周辺回路、４はテストに際し内蔵
されているＣＰＵ １を用いる必要のない周辺回路、５
はスイッチを示している。ＣＰＵ １、周辺回路３，４
及び各ポートＰ０ 〜Ｐ７ はバス２を通じて相互にデ
ータの送受が可能なよう接続されている。そしてこのバ
ス２にはＣＰＵ １，周辺回路３，及びポートＰ０ 〜
Ｐ３ と、周辺回路４，及びポートＰ４ 〜Ｐ７ とを
結ぶ中間位置のバス２にスイッチ５が介装されている。 スイッチ５の開閉制御はテストモードに設定したときＣ
ＰＵ １又は外部からの信号の入力にてオフとなるよう
制御される。
【０００８】而してこのようなワンチップマイクロコン
ピュータにあってはテストモードに設定したときは各ポ
ートＰ０ 〜Ｐ７ に必要なテスト用の外部装置を接続
し、スイッチ５をオフとする。これによって、周辺回路
３はＣＰＵ １及びポートＰ０ 〜Ｐ３ に接続されて
いるテスト用の外部装置によって、また周辺回路４はポ
ートＰ４ 〜Ｐ７ に接続されているテスト用の外部装
置によって夫々テストを同時並行的に実施し得ることと
なる。なお上述の実施例ではテストに際しＣＰＵ １を
用いる周辺回路３とＣＰＵ １を用いない周辺回路４と
に分けた構成につき説明したが、ＣＰＵ １を使用しな
いで外部装置のみで周辺回路を複数同時にテストが可能
なようにしてもよい。
ピュータにあってはテストモードに設定したときは各ポ
ートＰ０ 〜Ｐ７ に必要なテスト用の外部装置を接続
し、スイッチ５をオフとする。これによって、周辺回路
３はＣＰＵ １及びポートＰ０ 〜Ｐ３ に接続されて
いるテスト用の外部装置によって、また周辺回路４はポ
ートＰ４ 〜Ｐ７ に接続されているテスト用の外部装
置によって夫々テストを同時並行的に実施し得ることと
なる。なお上述の実施例ではテストに際しＣＰＵ １を
用いる周辺回路３とＣＰＵ １を用いない周辺回路４と
に分けた構成につき説明したが、ＣＰＵ １を使用しな
いで外部装置のみで周辺回路を複数同時にテストが可能
なようにしてもよい。
【０００９】
【発明の効果】以上の如く本発明に係るワンチップマイ
クロコンピュータにあっては、テストに際し内蔵されて
いるＣＰＵ を用いる必要のある回路及びテストに際し
このＣＰＵ を用いる必要のない回路に対するテストを
、スイッチ操作によって同時並行的に実施することが可
能となり、大幅なテスト時間の短縮を図れる等本発明は
優れた効果を奏するものである。
クロコンピュータにあっては、テストに際し内蔵されて
いるＣＰＵ を用いる必要のある回路及びテストに際し
このＣＰＵ を用いる必要のない回路に対するテストを
、スイッチ操作によって同時並行的に実施することが可
能となり、大幅なテスト時間の短縮を図れる等本発明は
優れた効果を奏するものである。
【図１】本発明に係るワンチップマイクロコンピュータ
のブロック図である。
のブロック図である。
【図２】従来のワンチップマイクロコンピュータのブロ
ック図である。
ック図である。
１ ＣＰＵ
２ バス
３，４ 周辺回路
５ スイッチ
Claims (1)
- 【請求項１】 テストモードの設定が可能なＣＰＵ
と、該ＣＰＵを用いてテストする一の回路及び該ＣＰＵ
を用いないでテストする他の回路とを備え、これらＣ
ＰＵ及び前記両回路は同一バスを用いて情報の送受を行
うようにしてあるワンチップマイクロコンピュータにお
いて、前記一の回路及びＣＰＵ と、他の回路との中間
にて前記バスを切り離すスイッチを設けたことを特徴と
するワンチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082386A JPH04315230A (ja) | 1991-04-15 | 1991-04-15 | ワンチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082386A JPH04315230A (ja) | 1991-04-15 | 1991-04-15 | ワンチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04315230A true JPH04315230A (ja) | 1992-11-06 |
Family
ID=13773146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082386A Pending JPH04315230A (ja) | 1991-04-15 | 1991-04-15 | ワンチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04315230A (ja) |
-
1991
- 1991-04-15 JP JP3082386A patent/JPH04315230A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0450678A (ja) | テスト容易化回路 | |
| JPH1073641A5 (ja) | ||
| JPH04315230A (ja) | ワンチップマイクロコンピュータ | |
| JPH0267979A (ja) | 半導体回路 | |
| JP2004094451A (ja) | オンチップｊｔａｇインタフェース回路およびシステムｌｓｉ | |
| JPH0358141A (ja) | ユーザ用ロジックつき集積回路 | |
| KR0184154B1 (ko) | 원칩 마이크로 컴퓨터 | |
| JPS6031641A (ja) | ワンチツプマイクロコンピユ−タ | |
| JPH045217B2 (ja) | ||
| JP2935710B2 (ja) | プロセッサ集積回路装置のテスト装置 | |
| JPS63298173A (ja) | 集積回路 | |
| KR19980021249A (ko) | 병렬 인터페이스 장치 | |
| JP2861001B2 (ja) | 入出力回路 | |
| JPS6349870A (ja) | マイクロコンピユ−タ | |
| JPH01101478A (ja) | 集積回路 | |
| JPH06201794A (ja) | 半導体装置のテスト回路 | |
| JPH03269377A (ja) | 半導体装置の入出力回路 | |
| JPH02195723A (ja) | プログラマブルロジックアレイ | |
| JPH0361873A (ja) | 集積回路素子のテスト回路 | |
| JPH01116736A (ja) | ワンチップマイクロコンピュータの入出力ポートシステム | |
| JP2002304386A (ja) | 半導体装置 | |
| JPH02241092A (ja) | テスト機能を有する信号出力回路 | |
| JPS5822974A (ja) | Ｌｓｉ試験装置 | |
| JPH02214328A (ja) | 出力制御装置 | |
| JPH02277347A (ja) | 双方向バス試験回路 |