JPS58166826A - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
- Publication number
- JPS58166826A JPS58166826A JP57050328A JP5032882A JPS58166826A JP S58166826 A JPS58166826 A JP S58166826A JP 57050328 A JP57050328 A JP 57050328A JP 5032882 A JP5032882 A JP 5032882A JP S58166826 A JPS58166826 A JP S58166826A
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- JP
- Japan
- Prior art keywords
- transistor
- circuit
- hysteresis
- input
- potential
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、トランジェント入力時と直流レベル入力時と
で異なる特性を呈するヒステリシス回路に関する。
で異なる特性を呈するヒステリシス回路に関する。
偉）技術の背景
入力の変化方向によってスレッシ１ホールド電圧が異な
るヒステリシス回路は、そのヒステリシス幅を不感帯と
したノイズリダクシ璽ン効果を持つ・ （３）従来技術と問題点 第１図（ａ）は従来のヒステリシス回路１０の一例で、
インバータを構成する負荷ＭＯ８）ランジスタ〒、と駆
動Ｍ０８トランジスタテ！に、該トランジスタ！、のバ
ックゲートバイアスを変化させてヒステリシス特性を持
九せるＭＯ８）ランジスタテｈ！、を付加したものであ
る。トランジスタ〒１はトランジスタテ、のソース側に
直列に接続され、これらは入力ｖｌで共通に駆動される
。トランジスタ〒４はトランジスタテ１０丁＄の接続点
Ｎ、と電源Ｖ＠・の間に接続され、トランジスタ〒１．
！！の接続点Ｎ、０電位で制御される。この接続点Ｎ、
の電位は出力Ｖ・でもある。
るヒステリシス回路は、そのヒステリシス幅を不感帯と
したノイズリダクシ璽ン効果を持つ・ （３）従来技術と問題点 第１図（ａ）は従来のヒステリシス回路１０の一例で、
インバータを構成する負荷ＭＯ８）ランジスタ〒、と駆
動Ｍ０８トランジスタテ！に、該トランジスタ！、のバ
ックゲートバイアスを変化させてヒステリシス特性を持
九せるＭＯ８）ランジスタテｈ！、を付加したものであ
る。トランジスタ〒１はトランジスタテ、のソース側に
直列に接続され、これらは入力ｖｌで共通に駆動される
。トランジスタ〒４はトランジスタテ１０丁＄の接続点
Ｎ、と電源Ｖ＠・の間に接続され、トランジスタ〒１．
！！の接続点Ｎ、０電位で制御される。この接続点Ｎ、
の電位は出力Ｖ・でもある。
第１Ｎ−）はこの回路１０のヒステリシス特性である。
入力ｖｌがＬ （Ｅｌ−）レベルであるトトランジスタ
〒１．〒、はオフであるから、Ｎ１点の電位Ｖ・ＦｉＨ
（ハイ）でトランジスタ〒よオンしている。
〒１．〒、はオフであるから、Ｎ１点の電位Ｖ・ＦｉＨ
（ハイ）でトランジスタ〒よオンしている。
この状態のＮ３点はトランジスタＴ４により電源Ｙｅｓ
側に接続されているので高い値である。Ｎ家産はトラン
ジスタＴ、のソースであるから、仁の状態のトランジス
タｉ、のスレッシ、ホールド電圧はバックゲート効果で
ソース接地時よりも高くなっている。
側に接続されているので高い値である。Ｎ家産はトラン
ジスタＴ、のソースであるから、仁の状態のトランジス
タｉ、のスレッシ、ホールド電圧はバックゲート効果で
ソース接地時よりも高くなっている。
これをＶ菖とすると、入力ｖ１がＬから■に立上るとき
はＶｔ＞ｖＩＩとなるまで出力Ｖ、は反転しない。
はＶｔ＞ｖＩＩとなるまで出力Ｖ、は反転しない。
即ちＶｉがＬからＨへ立上って行くと、トランジスタ丁
、はバックゲート効果を受けないから先ずオンになシ始
め、Ｎ１点の電位は電源Ｖ＠・の電圧をトランジスタ！
４．Ｔ、の等価抵抗で分圧したものとなるが、〒、の抵
抗の方が大であるので馬鹿の電位はそれ程下らず、Ｔ鵞
のバックゲート効果祉若干減少はするが、維持される。
、はバックゲート効果を受けないから先ずオンになシ始
め、Ｎ１点の電位は電源Ｖ＠・の電圧をトランジスタ！
４．Ｔ、の等価抵抗で分圧したものとなるが、〒、の抵
抗の方が大であるので馬鹿の電位はそれ程下らず、Ｔ鵞
のバックゲート効果祉若干減少はするが、維持される。
そしてトランジスタ〒１がオンにならない限りトランジ
スタ”１ ＠ ’ｒ、 ｅ Ｔ＠の直列回路はオフであ
るがらＮ１点のＨレベルは維持される。入力ｖ１がＶｉ
＞ ＶｍとなってトランジスタＴ、がオンするとＮ１
点の電位Ｖ、 １１ Ｌ Ｋ低下し、トランクスタ〒４
はオフになる。このときＮ１点の電位は、トランジスタ
〒、の抵抗値が低下し且つトランジスタ！、Ｏ抵抗値が
上昇する速麿に応じて変る抵抗分割比変化で急速に低下
する。そして、Ｎ３点の電位、従うてトランジスタＴ、
のソース電位が接地電位に近スくと、そのスレッシ１ホ
ールド電圧はバックゲート効果の低減で低下する。これ
をｖＬで示すとＶ翼との間にノＨの差が生ずる。これが
ヒステリシス幅と表り、一旦Ｈとな−）九出力ｖのは入
力ｖ量がｖ１以下に低下するまで反転しない（保持され
る）。
スタ”１ ＠ ’ｒ、 ｅ Ｔ＠の直列回路はオフであ
るがらＮ１点のＨレベルは維持される。入力ｖ１がＶｉ
＞ ＶｍとなってトランジスタＴ、がオンするとＮ１
点の電位Ｖ、 １１ Ｌ Ｋ低下し、トランクスタ〒４
はオフになる。このときＮ１点の電位は、トランジスタ
〒、の抵抗値が低下し且つトランジスタ！、Ｏ抵抗値が
上昇する速麿に応じて変る抵抗分割比変化で急速に低下
する。そして、Ｎ３点の電位、従うてトランジスタＴ、
のソース電位が接地電位に近スくと、そのスレッシ１ホ
ールド電圧はバックゲート効果の低減で低下する。これ
をｖＬで示すとＶ翼との間にノＨの差が生ずる。これが
ヒステリシス幅と表り、一旦Ｈとな−）九出力ｖのは入
力ｖ量がｖ１以下に低下するまで反転しない（保持され
る）。
このようなヒステリシス回路は、例えば雑音の混入しや
すい信号伝送系の入力段に使用される。
すい信号伝送系の入力段に使用される。
つまり、ヒステリシス特性のない通常のインバータでは
スレッシ島ホールド電圧Ｖ！は固定であるかう、入力ｖ
１がそのスレッシ島ホールド電圧より低い状態でも雑音
の混入で動作して出力をＬレベルとし、雑音消滅で再び
Ｈレベルに戻るという動作をするが、ヒステリシス特性
によってＶｍＨのときのスレッシ島ホールド電圧Ｖｇを
上記通常のインバータのそれより高めておけば小振幅の
雑音では誤動作せず、ま九一旦動作し九らその出力状態
を保ちノイズリグクシ１ン効果が得られるからである。
スレッシ島ホールド電圧Ｖ！は固定であるかう、入力ｖ
１がそのスレッシ島ホールド電圧より低い状態でも雑音
の混入で動作して出力をＬレベルとし、雑音消滅で再び
Ｈレベルに戻るという動作をするが、ヒステリシス特性
によってＶｍＨのときのスレッシ島ホールド電圧Ｖｇを
上記通常のインバータのそれより高めておけば小振幅の
雑音では誤動作せず、ま九一旦動作し九らその出力状態
を保ちノイズリグクシ１ン効果が得られるからである。
第１図（ｅ）ｔｉこれを説明する図である。入力ｖｌが
ＬからＨＫ立上がるときにノイズＮ８が重畳されている
と、Ｖｉ”Ｖｔとなる２８点以前の２１点で出力Ｖ・は
反転する。そして雑音信号の負半波Ｐ、ではＶ！以下と
なり出力ｖｏは復旧し、正半波で再びＬＫなるというチ
ャタリング動作をする。か＼る動作を回避するＫ Ｆｉ
Ｖｔにヒステリシス特性を持たせてＨ→Ｌ時には点線で
示すレベル以下にならないと出力Ｖ・はＬ−４Ｈ反転し
ないとすればよい、を九Ｐ、点での動作を防ぐにはＶｉ
を鎖線レベルに高めればよい、トランジスタ〒４のオン
抵抗を低くしてＶ・＝Ｈ時ＯＮ、点の電位を高めるとＨ
側のスレッシ。
ＬからＨＫ立上がるときにノイズＮ８が重畳されている
と、Ｖｉ”Ｖｔとなる２８点以前の２１点で出力Ｖ・は
反転する。そして雑音信号の負半波Ｐ、ではＶ！以下と
なり出力ｖｏは復旧し、正半波で再びＬＫなるというチ
ャタリング動作をする。か＼る動作を回避するＫ Ｆｉ
Ｖｔにヒステリシス特性を持たせてＨ→Ｌ時には点線で
示すレベル以下にならないと出力Ｖ・はＬ−４Ｈ反転し
ないとすればよい、を九Ｐ、点での動作を防ぐにはＶｉ
を鎖線レベルに高めればよい、トランジスタ〒４のオン
抵抗を低くしてＶ・＝Ｈ時ＯＮ、点の電位を高めるとＨ
側のスレッシ。
ホールド電圧ＶＷは更に高くなるが、これはトランジス
タ〒４の面積を増す必要があるので高集積化に不利であ
る上、ノイズかのりてぃない場合の（ＤＣ的な）閾値が
高くなりてし１って第１図（−）のように前段回路１１
がｉｉしてあるとＨレベルが低％／％（２，４Ｖ＠度）
ので、プル■ツブ抵抗Ｒでレベル変換（シフトアップ）
しなければならない轡の問題がある。従うて雑音混入に
対しては一時的Ｋ（ムＣ的またはダイナ２ツクに）閾値
が変り、ＤＣ的な閾値は不変であることが好ましい。
タ〒４の面積を増す必要があるので高集積化に不利であ
る上、ノイズかのりてぃない場合の（ＤＣ的な）閾値が
高くなりてし１って第１図（−）のように前段回路１１
がｉｉしてあるとＨレベルが低％／％（２，４Ｖ＠度）
ので、プル■ツブ抵抗Ｒでレベル変換（シフトアップ）
しなければならない轡の問題がある。従うて雑音混入に
対しては一時的Ｋ（ムＣ的またはダイナ２ツクに）閾値
が変り、ＤＣ的な閾値は不変であることが好ましい。
（４）発明の目的
本発明は、バックバイアス設定用のトランジスタ〒４の
オン、オフを遅らせる遅延回路を設けて、トランジェン
ト入力時のヒステリシス幅を直流入力時より広くシ、こ
れＫより直流的な閾値を上昇させることなく交流的な閾
値を高くして効果を増大させようとするものである。
オン、オフを遅らせる遅延回路を設けて、トランジェン
ト入力時のヒステリシス幅を直流入力時より広くシ、こ
れＫより直流的な閾値を上昇させることなく交流的な閾
値を高くして効果を増大させようとするものである。
（５）発明の構成
本発明は、電源とアースとの間に第１〜第５のトランジ
スタを直列に接続し、そして負荷用の第１のトランジス
タと駆動用の第２のトランジスタとの第１接続点は出力
端に接続し、また第２および第３のトランジスタＯゲー
トは共通に入力端にＩＩＩ！続し、さらに第２のトラン
ジスタと第３のトランジスタとの第２接続点と電源との
間には該第１接続点の電位で制御される第４のトランジ
スタを接続したヒステリシス回路において、該第１接続
。
スタを直列に接続し、そして負荷用の第１のトランジス
タと駆動用の第２のトランジスタとの第１接続点は出力
端に接続し、また第２および第３のトランジスタＯゲー
トは共通に入力端にＩＩＩ！続し、さらに第２のトラン
ジスタと第３のトランジスタとの第２接続点と電源との
間には該第１接続点の電位で制御される第４のトランジ
スタを接続したヒステリシス回路において、該第１接続
。
点と第４のトランジスタのゲートとの間に遅延回路を挿
入してなることを特徴とする本のであるへ以下図示の実
施例を参照しながらこれを詳細に説明する。
入してなることを特徴とする本のであるへ以下図示の実
施例を参照しながらこれを詳細に説明する。
（６）発明の実施例
第２図は本発明の一実施例を示す回路図で、第１接続点
Ｎ、とトランジスタテ４０ゲートとの間に遅延回路１２
を挿入した点が第１図（ａ）と異なる。遅延回路１２は
トランジスタ！４のオン、オフ従って第２接続点Ｎ、の
電位変化を第１接続点Ｎ１従うて入力ｖ１の電位変化よ
り ｔｄだけ遅延させる。このようＫすると、入力Ｖｉ
がＬから■へ立上るとき、Ｖｉ＝Ｖ厘でトランジスタ”
ｔｏ〒、がオンしてから遅延時間ｔ−だけはトランジス
タ〒４をオンさせ続けるので、仁の期間だけＶｓｅ−Ｔ
４−馬一丁畠一アースの経路で電流が流れ鴇点の電位は
トランジスタ？、、？、０抵抗分割比で定まる値に保九
れる。この値はトランジスタ〒４がオンからオフへの中
間状態と丁、オン状態の抵抗分割比で決まる値より充分
高く、この高いパックバイアスによシヒステリシス回路
１００スレッシ島ホールド電圧はｔｄの間Ｖｍ’ （）
Ｖｍ ）に上昇する。これＫよシ、ＡＣ人力に対する
ヒステリシス幅は第３図に破線で示すようにｊＨ′だけ
拡大され、その分ノイズリダクシ璽ン効果が増大する。
Ｎ、とトランジスタテ４０ゲートとの間に遅延回路１２
を挿入した点が第１図（ａ）と異なる。遅延回路１２は
トランジスタ！４のオン、オフ従って第２接続点Ｎ、の
電位変化を第１接続点Ｎ１従うて入力ｖ１の電位変化よ
り ｔｄだけ遅延させる。このようＫすると、入力Ｖｉ
がＬから■へ立上るとき、Ｖｉ＝Ｖ厘でトランジスタ”
ｔｏ〒、がオンしてから遅延時間ｔ−だけはトランジス
タ〒４をオンさせ続けるので、仁の期間だけＶｓｅ−Ｔ
４−馬一丁畠一アースの経路で電流が流れ鴇点の電位は
トランジスタ？、、？、０抵抗分割比で定まる値に保九
れる。この値はトランジスタ〒４がオンからオフへの中
間状態と丁、オン状態の抵抗分割比で決まる値より充分
高く、この高いパックバイアスによシヒステリシス回路
１００スレッシ島ホールド電圧はｔｄの間Ｖｍ’ （）
Ｖｍ ）に上昇する。これＫよシ、ＡＣ人力に対する
ヒステリシス幅は第３図に破線で示すようにｊＨ′だけ
拡大され、その分ノイズリダクシ璽ン効果が増大する。
これに対しＤＣ的には遅処時間ｔｄより緩やかに入力Ｍ
ｌは変化するので遅延回路１２を挿入し九効果はなく、
ヒステリシス幅ｊＨｌｉ嬉３図の実線のように狭い（第
１図と同じ）、こうしてＤＣ的には不変で、ムＣ的には
変る閾値が得られ、ノイズによる誤動作がなくなりかつ
第１図（−）のようなプルアップ抵抗Ｒは必要でない。
ｌは変化するので遅延回路１２を挿入し九効果はなく、
ヒステリシス幅ｊＨｌｉ嬉３図の実線のように狭い（第
１図と同じ）、こうしてＤＣ的には不変で、ムＣ的には
変る閾値が得られ、ノイズによる誤動作がなくなりかつ
第１図（−）のようなプルアップ抵抗Ｒは必要でない。
第４図は遅延回路１２の具体例で、（ａ）＃−ｉＭｏｓ
インバータ１３を２段縦続接続したものである。
インバータ１３を２段縦続接続したものである。
Ｃｂｌは２段Ｃ）ＭＯ８イｙバー ／ １３ 、１３
Ｏ稜ＲＫｚトランジスタＴ、に対する駆動能力を高める
目的でプツシ為プルバッファ１４を設けたものである。
Ｏ稜ＲＫｚトランジスタＴ、に対する駆動能力を高める
目的でプツシ為プルバッファ１４を設けたものである。
いずれの例もインバータ１３は伝播遅延時間を得る要素
で、必要に応じて４段以上の偶数段用いてもよい、また
途中に容量１５を付加して遅延時間を増大させることも
可能である。
で、必要に応じて４段以上の偶数段用いてもよい、また
途中に容量１５を付加して遅延時間を増大させることも
可能である。
上述した本発明のヒステリシス回路１０の利点は、第１
にヒステリシス幅がトランジェント時に拡大さする特性
によってノイズリダクシ■ン効果が増大−ｊ６点である
０例えば第１図（ｃ）のような入力状ａ′″も、Ｖｉ＋
Ｎ８が■！に達するとスレッシ島ホーノ・１電圧はＶ！
から直ちに■！′に上昇するので、２１点で出力Ｖ、が
反転することはない、出力Ｖ、が反転するｅはｖｌ ＋
Ｎ８がＶ！を越えた後（必ずしも２８点とけ い切れ
ないが、２１点よりは遅い）なので、そ／Ｊ、、前の雑
音Ｎ１１には応動しない、直流的な閾値にＶ！でこれを
ｖＭ１ヒステリシス幅はノＨとすればＤＣ動作は第１図
と同じであって、ＨＩＩのスレッシ島ホールドＶｍを低
く設定すれば前段回路からのインターフ箕イスレベルは
低くてよい。
にヒステリシス幅がトランジェント時に拡大さする特性
によってノイズリダクシ■ン効果が増大−ｊ６点である
０例えば第１図（ｃ）のような入力状ａ′″も、Ｖｉ＋
Ｎ８が■！に達するとスレッシ島ホーノ・１電圧はＶ！
から直ちに■！′に上昇するので、２１点で出力Ｖ、が
反転することはない、出力Ｖ、が反転するｅはｖｌ ＋
Ｎ８がＶ！を越えた後（必ずしも２８点とけ い切れ
ないが、２１点よりは遅い）なので、そ／Ｊ、、前の雑
音Ｎ１１には応動しない、直流的な閾値にＶ！でこれを
ｖＭ１ヒステリシス幅はノＨとすればＤＣ動作は第１図
と同じであって、ＨＩＩのスレッシ島ホールドＶｍを低
く設定すれば前段回路からのインターフ箕イスレベルは
低くてよい。
第２の利点は交流的なヒステリシス幅を一足に保ち得る
点である。第１図の説明ではヒステリシス幅ノＨは一定
であるとし九が、実際には直流的なヒステリシス幅ΔＨ
は交流的には狭管りてし壕うことが避けられない、ヒれ
はＮ０点の電位変化速変に起因する。つまシ、入力Ｖｔ
の変化が速くて（高周波で） Ｎｉ点の電位変化がこれ
に追従できないとＮ８点の振幅は直流入力時より減少す
る。この結果トランジスタＴ４は充分に駆動されないの
で、Ｎ２点の電位は充分にＨｌＬにならず、この結果ヒ
ステリシス幅ΔＨが減少する。ＣＲ発振器は集積回路で
はヒステリシス回路１０の出力Ｖ・をＣＲ時定数回路を
通して入力ｖ１に帰還することで構成されることが多い
が、ヒステリシス幅が減少すると発振はヒステリシス幅
の範囲内で行なわれるので、やがて発振は停止してしま
う。
点である。第１図の説明ではヒステリシス幅ノＨは一定
であるとし九が、実際には直流的なヒステリシス幅ΔＨ
は交流的には狭管りてし壕うことが避けられない、ヒれ
はＮ０点の電位変化速変に起因する。つまシ、入力Ｖｔ
の変化が速くて（高周波で） Ｎｉ点の電位変化がこれ
に追従できないとＮ８点の振幅は直流入力時より減少す
る。この結果トランジスタＴ４は充分に駆動されないの
で、Ｎ２点の電位は充分にＨｌＬにならず、この結果ヒ
ステリシス幅ΔＨが減少する。ＣＲ発振器は集積回路で
はヒステリシス回路１０の出力Ｖ・をＣＲ時定数回路を
通して入力ｖ１に帰還することで構成されることが多い
が、ヒステリシス幅が減少すると発振はヒステリシス幅
の範囲内で行なわれるので、やがて発振は停止してしま
う。
第５図はこの説明図で、（ａ）は本発明のヒステリシス
回路１０を用いた〇Ｒ時定数回路、伽）はそのスレッシ
島ホールド電圧の変化特性である。１６はヒステリシス
回路１０の出力端、１７はその入力端で、それらの間に
抵抗１８および容量１９からカる時定数回路が接続され
る。このヒステリシス回路１０で遅延回路１２を考えな
いと発振周波数が高くなるにつれてヒステリシス幅ΔＨ
が減少し、やがて発振は停止してしまう、しかし、遅延
回路１２を挿入すると該挿入による前記増分ノＨ／があ
るため、ΔＨの減少分を４Ｈ′で相殺できる。
回路１０を用いた〇Ｒ時定数回路、伽）はそのスレッシ
島ホールド電圧の変化特性である。１６はヒステリシス
回路１０の出力端、１７はその入力端で、それらの間に
抵抗１８および容量１９からカる時定数回路が接続され
る。このヒステリシス回路１０で遅延回路１２を考えな
いと発振周波数が高くなるにつれてヒステリシス幅ΔＨ
が減少し、やがて発振は停止してしまう、しかし、遅延
回路１２を挿入すると該挿入による前記増分ノＨ／があ
るため、ΔＨの減少分を４Ｈ′で相殺できる。
またこの遅延回路１２に第４図（ｂ）のような増幅機能
を持たせればＮ８点の振幅が小さくともトランジスタ１
４を充分に駆動できるので、■肩、Ｖシを変化させずに
済む、これらによ）交流的なヒステリシス幅を一定に保
つことができるので発振は停止しない、第５図（ａ）の
実線は本発明によるもので、ノＨＦｉｊ Ｈ’を含むも
のとして表現されている。同図の破線は従来のヒステリ
シス回路で、ノＨが次第に減少していく様子を示し九本
のである。
を持たせればＮ８点の振幅が小さくともトランジスタ１
４を充分に駆動できるので、■肩、Ｖシを変化させずに
済む、これらによ）交流的なヒステリシス幅を一定に保
つことができるので発振は停止しない、第５図（ａ）の
実線は本発明によるもので、ノＨＦｉｊ Ｈ’を含むも
のとして表現されている。同図の破線は従来のヒステリ
シス回路で、ノＨが次第に減少していく様子を示し九本
のである。
（７）発明の効果
以上述べたように本発明によれば、トランジェント時の
ヒステリシス幅を一時的に拡大できるので、インターフ
ェイスレベルを高くすることなくノイズリダクシ■ン効
果を増大できる。ｔた、交□ 流内な、ヒステリシス幅を一定に保つことができるので
、ＣＲ発振器の安定な動作を保証できる等の利点がある
。
ヒステリシス幅を一時的に拡大できるので、インターフ
ェイスレベルを高くすることなくノイズリダクシ■ン効
果を増大できる。ｔた、交□ 流内な、ヒステリシス幅を一定に保つことができるので
、ＣＲ発振器の安定な動作を保証できる等の利点がある
。
ｔｇｗｏ簡単な説明
第１図は従来のヒステリシス回路の説明図、第２図は本
発明の一実施例を示す回路図、第５図はその特性図、館
４図は遅延回路の具体例を示す回路図、第５図はＣＲ発
振器への適用例を示す説明図である。
発明の一実施例を示す回路図、第５図はその特性図、館
４図は遅延回路の具体例を示す回路図、第５図はＣＲ発
振器への適用例を示す説明図である。
図中、１０はヒステリシス回路、１２は遅延回路、１６
は出力端、１７は入力端、Ｔ１〜〒４は第１〜第４のＭ
ＯＳ ）ランジスタである。
は出力端、１７は入力端、Ｔ１〜〒４は第１〜第４のＭ
ＯＳ ）ランジスタである。
出願人 富士通株式会社
代理人弁理士 青 柳 稔（ｃ）（
ｄ） 馬４図 第５図
ｄ） 馬４図 第５図
Claims (1)
- 電源とアースとの間に第１〜第３のトランジスタを直列
に接続し、そして負荷用の第１のトランジスタと駆動用
の第２のトランジスタとの第１１１続点は出力端に接続
し、ま要請２および第３のトランジスタのゲートは共通
にλ力端に接続し、さらに第２０）ランジスタと第５の
トランジスタとの第２接続点と電源との関には骸第１１
１続点の電位で制御される第４のトランジスタを接続し
たヒステリシス回路において、皺第１接続点と第４のト
ランジスタのゲートとの間に遅延回路を挿入してなるこ
とを特徴とするヒステリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050328A JPS58166826A (ja) | 1982-03-29 | 1982-03-29 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050328A JPS58166826A (ja) | 1982-03-29 | 1982-03-29 | ヒステリシス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58166826A true JPS58166826A (ja) | 1983-10-03 |
Family
ID=12855839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050328A Pending JPS58166826A (ja) | 1982-03-29 | 1982-03-29 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58166826A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936405A (ja) * | 1982-08-23 | 1984-02-28 | Mitsubishi Electric Corp | 入力増幅回路 |
| JP2007207411A (ja) * | 2006-01-05 | 2007-08-16 | Mitsubishi Electric Corp | シフトレジスタ回路およびそれを備える画像表示装置 |
-
1982
- 1982-03-29 JP JP57050328A patent/JPS58166826A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936405A (ja) * | 1982-08-23 | 1984-02-28 | Mitsubishi Electric Corp | 入力増幅回路 |
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