JPS62290212A - スリ−ステ−ト回路 - Google Patents
スリ−ステ−ト回路Info
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- JPS62290212A JPS62290212A JP61134558A JP13455886A JPS62290212A JP S62290212 A JPS62290212 A JP S62290212A JP 61134558 A JP61134558 A JP 61134558A JP 13455886 A JP13455886 A JP 13455886A JP S62290212 A JPS62290212 A JP S62290212A
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- Japan
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- gate
- mos transistor
- signal input
- signal
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- PEDCQBHIVMGVHV-UHFFFAOYSA-N Glycerine Chemical compound OCC(O)CO PEDCQBHIVMGVHV-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔腫業上の利用分野〕
本発明はスリーステート回路に関し、特に半導体実績回
路のＣＭ ＯＳ ）う／ジスタ嘴造孕Ｍするスリーステ
ート回路に関するものである。
路のＣＭ ＯＳ ）う／ジスタ嘴造孕Ｍするスリーステ
ート回路に関するものである。
一般にＣＭＯ８で構放さｎるスリーステート回路に、第
３図に示す工うに、Ｐチャンネル型ＭＯＳトランジスタ
（以下ＰＭＯ８と記す）４３とＮチャンネル型ＭＯＳト
ランジスタ（以下ＮＭＯ８と記す）４４とが直列回路を
構放し、２人力ＮＡＮＤ４１は出力端子がＰＭＯ８４３
のゲートに接続され、一方の入力端子がデータ信号入力
端子４５に接続され、もう一方の入力端子がイネーブル
信号入力端子４６に接続されている０２人力Ｎ０Ｒ４２
に出力端子カニＮＭＯ８４４’のゲートに接続され、−
万の入力端子がデータ信号入力端子４５に＃続さ亀もう
一方の入力端子がイネーブル信号入力端子４６とインノ
く一夕４０ｔ”介して接続されているｏ ＰＭＯ８４３
のドレインと８ＭＯ８４４のドレインに出力端子４７に
接続さｎている０このスリーステート回路は、高アクテ
ィブスリーステート回路で６Ｌ低イネ一ブル便号がイネ
ーブル１ｇ号入力端子４６に印加されると、ＰＭＯ８４
３のゲートには高レベルの電圧が印加さｎ％ＮＭＯＳ
４４のゲートには低レベルの電圧が印加さｎる。即ちＰ
ＭＯ８４３とＮＭＯＳ ４４とはオフし、出力端子４７
は実効的に正電圧電源１００から、しゃ断されると共に
、暖地２００からもしゃ断さｎる。逆に、高イネーブル
信号がイネーブル１ｇ号入力端子４６に印加さｎると、
出力端子４７に現れる出力信号はデータ入力１５号端子
４５に印刀口される信号に工って決定さｎる。従って。
３図に示す工うに、Ｐチャンネル型ＭＯＳトランジスタ
（以下ＰＭＯ８と記す）４３とＮチャンネル型ＭＯＳト
ランジスタ（以下ＮＭＯ８と記す）４４とが直列回路を
構放し、２人力ＮＡＮＤ４１は出力端子がＰＭＯ８４３
のゲートに接続され、一方の入力端子がデータ信号入力
端子４５に接続され、もう一方の入力端子がイネーブル
信号入力端子４６に接続されている０２人力Ｎ０Ｒ４２
に出力端子カニＮＭＯ８４４’のゲートに接続され、−
万の入力端子がデータ信号入力端子４５に＃続さ亀もう
一方の入力端子がイネーブル信号入力端子４６とインノ
く一夕４０ｔ”介して接続されているｏ ＰＭＯ８４３
のドレインと８ＭＯ８４４のドレインに出力端子４７に
接続さｎている０このスリーステート回路は、高アクテ
ィブスリーステート回路で６Ｌ低イネ一ブル便号がイネ
ーブル１ｇ号入力端子４６に印加されると、ＰＭＯ８４
３のゲートには高レベルの電圧が印加さｎ％ＮＭＯＳ
４４のゲートには低レベルの電圧が印加さｎる。即ちＰ
ＭＯ８４３とＮＭＯＳ ４４とはオフし、出力端子４７
は実効的に正電圧電源１００から、しゃ断されると共に
、暖地２００からもしゃ断さｎる。逆に、高イネーブル
信号がイネーブル１ｇ号入力端子４６に印加さｎると、
出力端子４７に現れる出力信号はデータ入力１５号端子
４５に印刀口される信号に工って決定さｎる。従って。
イネーブル信号入力端子４６に高レベルの信号が印加さ
れ、且つ、データ入力信号端子４５に低レベルの信号が
印加されると、出力端子４７には低レベルの信号が現ｎ
る。その逆に、イネーブル信号入力端子４６に高レベル
の信号が印加され、且つ、データ入力端子４５に高レベ
ルの信号が印加さｎると出力端子４７には高レベルの信
号が現れる０ 〔発明が解決しＬうとする問題点〕 上述した従来のスリーステート回路に、回路を構成する
２人力ＮＡＮＤ、２人力ＮＯＲ、インバータのトランジ
スタレベルの回路図がそれぞｎ複数のトランジスタでｗ
４成さｎるため、一つのＬＳＩ内でトライステート回路
全数多く使用し之場合、チップサイズが大きくなるとい
う欠点があった。
れ、且つ、データ入力信号端子４５に低レベルの信号が
印加されると、出力端子４７には低レベルの信号が現ｎ
る。その逆に、イネーブル信号入力端子４６に高レベル
の信号が印加され、且つ、データ入力端子４５に高レベ
ルの信号が印加さｎると出力端子４７には高レベルの信
号が現れる０ 〔発明が解決しＬうとする問題点〕 上述した従来のスリーステート回路に、回路を構成する
２人力ＮＡＮＤ、２人力ＮＯＲ、インバータのトランジ
スタレベルの回路図がそれぞｎ複数のトランジスタでｗ
４成さｎるため、一つのＬＳＩ内でトライステート回路
全数多く使用し之場合、チップサイズが大きくなるとい
う欠点があった。
本発明の目的はＣＭＯ８購造を有する集積回路において
小さい面積で構成さｎたスリーステート回路を提供する
墨である。
小さい面積で構成さｎたスリーステート回路を提供する
墨である。
本発明のスリーステート回路は、データ信号を受は取る
ためのデータ信号入力端子とイネーブル１６号を受は取
るためのイネーブル信号入力端子と出力信号を供給する
ための出力信号端子と奮有したスリーステート回路にお
いて、ソースが第１電圧に接続さｎｌ ドレイ／が前
記出力信号端子に接続さｎると共にゲートが抵抗を介し
て第１’ｌ！圧に接続さｎている第１４１電型の第１Ｍ
Ｏｓトランジスタと、ドレインが前記出力信号端子に接
続さｎ。
ためのデータ信号入力端子とイネーブル１６号を受は取
るためのイネーブル信号入力端子と出力信号を供給する
ための出力信号端子と奮有したスリーステート回路にお
いて、ソースが第１電圧に接続さｎｌ ドレイ／が前
記出力信号端子に接続さｎると共にゲートが抵抗を介し
て第１’ｌ！圧に接続さｎている第１４１電型の第１Ｍ
Ｏｓトランジスタと、ドレインが前記出力信号端子に接
続さｎ。
ソースが第２電圧に接続されると共にゲートが抵抗を介
して第２電圧に接続さｎている前記第１導電型と反対の
第２２ｈ’ｔｋｉ Ｍの第１ＭＯｓトランジスタと、ド
レインを前記第１へ１ＯＳトランジスタのゲートＶｃｔ
ｂ絖し、ゲートｅ前記イネーブル信号入力端子に接続し
た概】等電型の第３へＩＯＳトランジスタと、ドレイン
を前記第２Ｍ０８）ランジスのゲートに接続し、ゲート
を前記イネーブル信号入力端子に接続した第１導電型の
第４ＭＯＳトラ／ジ、スタと、出力端子が前記第３ＭＯ
Ｓトランジスタのドレインと第４ＭＯＳトランジスタの
ドレイ／に共通接続され、入力端子が前記データ信号入
力端子に接続されたインバータとを有することを特徴と
する。
して第２電圧に接続さｎている前記第１導電型と反対の
第２２ｈ’ｔｋｉ Ｍの第１ＭＯｓトランジスタと、ド
レインを前記第１へ１ＯＳトランジスタのゲートＶｃｔ
ｂ絖し、ゲートｅ前記イネーブル信号入力端子に接続し
た概】等電型の第３へＩＯＳトランジスタと、ドレイン
を前記第２Ｍ０８）ランジスのゲートに接続し、ゲート
を前記イネーブル信号入力端子に接続した第１導電型の
第４ＭＯＳトラ／ジ、スタと、出力端子が前記第３ＭＯ
Ｓトランジスタのドレインと第４ＭＯＳトランジスタの
ドレイ／に共通接続され、入力端子が前記データ信号入
力端子に接続されたインバータとを有することを特徴と
する。
次に１本発明について図面を参照して脱明する。
第１因は本発明の一笑施例を示すＣＭ ＯＳ構造ケ有す
る集積回路のスリーステート回路の回路図である。ＰＭ
Ｏ８］３とＮＭＯ８］４とが直列回路を構放し、ＰＭＯ
８１３のゲートは抵抗素子１５ｔ”介して正電圧電源１
００に接続され、ＮＭＯ８１４のゲートは抵抗素子１６
を介して接地２００に接続されている。ここで、抵抗素
子１５＋ １６はＭＯ８型トランジスタのオン抵抗を利
用したものが考えらｉＬ％本発明のスリーステート回路
で必要とする抵抗で直に数１０ＫＱであり、抵抗素子１
５．１６共、朗の部分全横取するトランジスタの約２倍
の面積で得ることができる。
る集積回路のスリーステート回路の回路図である。ＰＭ
Ｏ８］３とＮＭＯ８］４とが直列回路を構放し、ＰＭＯ
８１３のゲートは抵抗素子１５ｔ”介して正電圧電源１
００に接続され、ＮＭＯ８１４のゲートは抵抗素子１６
を介して接地２００に接続されている。ここで、抵抗素
子１５＋ １６はＭＯ８型トランジスタのオン抵抗を利
用したものが考えらｉＬ％本発明のスリーステート回路
で必要とする抵抗で直に数１０ＫＱであり、抵抗素子１
５．１６共、朗の部分全横取するトランジスタの約２倍
の面積で得ることができる。
ＮＭＯ８Ｉｌのドレイ／にＰＭＯ８］３のゲートに接続
され、ソースｆｌＮＭＯ８１２のドレイ／と共通接続さ
ｎている。ＮＭＯ８１２のドレインμＮＭＯＳ１４のゲ
ートに接続され、ゲートはＮＭＯ８ＩＩのゲートと共ａ
ｆ＆続され、さらにイネーブル１ｇ号入力端子１８に接
続さｎている。インバータ１０の出力端子ｔｌＮＩＶ１
０ｓ１１とＮＭＯ８１２とのドレインに接続され、入力
端子はデータ信号入力端子１７に接続されている。
され、ソースｆｌＮＭＯ８１２のドレイ／と共通接続さ
ｎている。ＮＭＯ８１２のドレインμＮＭＯＳ１４のゲ
ートに接続され、ゲートはＮＭＯ８ＩＩのゲートと共ａ
ｆ＆続され、さらにイネーブル１ｇ号入力端子１８に接
続さｎている。インバータ１０の出力端子ｔｌＮＩＶ１
０ｓ１１とＮＭＯ８１２とのドレインに接続され、入力
端子はデータ信号入力端子１７に接続されている。
次に本実施例の動作を説明する。
第１図においてイネーブル１ｇ号入力端子１８に為レベ
ルの信号が印加さｎると、ＮＭＯ８ＩＩとＮＭＯ８１２
とはオンし、データ信号入力端子１７に印加さｎｆｃデ
ーメ信号にイ／バータＩＯＫ二って反転し、ＰＭＯ８１
３ＮＭＯ８１４のゲートに印加される。例えはこの時、
印刀０され几データ侶号が高レベルの場合、ＰＭＯ８］
３とＮＭＯ８１４のゲートには低レベルの信号が印加さ
れ、出力端子１９には高レベルの信号が現ｎる。逆に印
加さｎ比データ信号が低レベルの場合、ＰＭＯ８Ｉ３と
ＮＭＯＳ １４のゲートには高レベルの信号が印加され
、出力端子１９には低レベルの信号が現ｎる。つまクイ
ネーブル信号が高レベルの１侍、第１図のスリーステー
ト回路はデータ信号入力端子１７に印加されるデータ信
号に工って出力が決定さｎる。
ルの信号が印加さｎると、ＮＭＯ８ＩＩとＮＭＯ８１２
とはオンし、データ信号入力端子１７に印加さｎｆｃデ
ーメ信号にイ／バータＩＯＫ二って反転し、ＰＭＯ８１
３ＮＭＯ８１４のゲートに印加される。例えはこの時、
印刀０され几データ侶号が高レベルの場合、ＰＭＯ８］
３とＮＭＯ８１４のゲートには低レベルの信号が印加さ
れ、出力端子１９には高レベルの信号が現ｎる。逆に印
加さｎ比データ信号が低レベルの場合、ＰＭＯ８Ｉ３と
ＮＭＯＳ １４のゲートには高レベルの信号が印加され
、出力端子１９には低レベルの信号が現ｎる。つまクイ
ネーブル信号が高レベルの１侍、第１図のスリーステー
ト回路はデータ信号入力端子１７に印加されるデータ信
号に工って出力が決定さｎる。
次に、イネーブル信号入力端子１８に低レベルの信号が
印加されると％ＮＭＯ８ＩＩ とＮＭＯ８１２とにオフ
し、ＰＭＯ８Ｉ３とＮＭＯ８１４のそれぞれのゲートは
瞬間的に正電圧′ｔ＆源１００及び接地２００からし中
断さｎた状態になる。しかし、ＰＭＯ８Ｉ３のゲートニ
、抵抗素子１５を介して正電圧電源１００にエク電荷の
充電が行われ、高レベルとなジ、ＮＭＯ８】４のゲート
は抵抗素子１６を介して接地２００への放電が行わ２″
Ｌ、低レベルとなる。即ち、ＰＡｓ１３とＮＭＯＳ ｌ
４ ａ共にオフ状態となり、出力端子１９は高インピ
ーダンス状態になる。
印加されると％ＮＭＯ８ＩＩ とＮＭＯ８１２とにオフ
し、ＰＭＯ８Ｉ３とＮＭＯ８１４のそれぞれのゲートは
瞬間的に正電圧′ｔ＆源１００及び接地２００からし中
断さｎた状態になる。しかし、ＰＭＯ８Ｉ３のゲートニ
、抵抗素子１５を介して正電圧電源１００にエク電荷の
充電が行われ、高レベルとなジ、ＮＭＯ８】４のゲート
は抵抗素子１６を介して接地２００への放電が行わ２″
Ｌ、低レベルとなる。即ち、ＰＡｓ１３とＮＭＯＳ ｌ
４ ａ共にオフ状態となり、出力端子１９は高インピ
ーダンス状態になる。
第２図は本発明の他の実月例である。第１区のＮへ１０
８１１とＮＲ４Ｏ８１２とをＮチャンネル型ＭＯＳトラ
ンジスタと反対の導電型であるＰチャンネル型ＭＯ８）
ランジスタ、ＰＭＯ８２１とＰＭＯ８２２とに苦き換え
友ものでちり％第１図の実施例が高アク号イブのスリー
ステート回路であるのに対し、第２図の実施例は低アク
ティブのスリーステート回路であるｏ？ＪＪ作原理は第
２図の実施例も第１図の実施例と全く同じものである。
８１１とＮＲ４Ｏ８１２とをＮチャンネル型ＭＯＳトラ
ンジスタと反対の導電型であるＰチャンネル型ＭＯ８）
ランジスタ、ＰＭＯ８２１とＰＭＯ８２２とに苦き換え
友ものでちり％第１図の実施例が高アク号イブのスリー
ステート回路であるのに対し、第２図の実施例は低アク
ティブのスリーステート回路であるｏ？ＪＪ作原理は第
２図の実施例も第１図の実施例と全く同じものである。
以上説明した工うに本発明Ｈ，ＣＭＯ８出力回路ヲ出力
回路量構成トランジスタのゲートに直列にＮチャンネル
又ｈｐチャンネル型ＭＯＳトランジスタからなるトラン
スファーゲート全接続するとトモに、ゲーｔ、Ｈ−正電
位お工び接地に接続することにニジ、小さな面積でスリ
ーステート回路を得る事ができるので、一つのＬＳＩ内
にスリーステート回路を多用した場合、チップサイズ全
エフ小さくすることができる０
回路量構成トランジスタのゲートに直列にＮチャンネル
又ｈｐチャンネル型ＭＯＳトランジスタからなるトラン
スファーゲート全接続するとトモに、ゲーｔ、Ｈ−正電
位お工び接地に接続することにニジ、小さな面積でスリ
ーステート回路を得る事ができるので、一つのＬＳＩ内
にスリーステート回路を多用した場合、チップサイズ全
エフ小さくすることができる０
第１図に本発明の一実施例金示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来のスリース
テート回路を示す回路図である０１７．４５・・・・・
・データ信号入力端子、１８．４６・・・・・・イネー
ブル信号入力端子、１９．４７・・・・・・出力信号供
給端子、１００・・・・・・正電圧電源、２００・・・
・・・接地、１０．４０・・・・・・インバータ％ ４
１・・・・・・２人力ＮＡＮＤ％４２・・・・・・２人
力ＮＯＲ，１５，１６・・・・・・抵抗素子、１３，２
１．２２．４３・・・・・・Ｐチャンネル型ＭＯＳトラ
ンジスタ、１１，１２，１４゜４４・・・・・・Ｎチャ
ンネル？Ｊ ＭＯＳ トランジスタ。 代理人 弁理士 内 原 音茅 ２ｖｌ 弄 ３ 回
明の他の実施例を示す回路図、第３図は従来のスリース
テート回路を示す回路図である０１７．４５・・・・・
・データ信号入力端子、１８．４６・・・・・・イネー
ブル信号入力端子、１９．４７・・・・・・出力信号供
給端子、１００・・・・・・正電圧電源、２００・・・
・・・接地、１０．４０・・・・・・インバータ％ ４
１・・・・・・２人力ＮＡＮＤ％４２・・・・・・２人
力ＮＯＲ，１５，１６・・・・・・抵抗素子、１３，２
１．２２．４３・・・・・・Ｐチャンネル型ＭＯＳトラ
ンジスタ、１１，１２，１４゜４４・・・・・・Ｎチャ
ンネル？Ｊ ＭＯＳ トランジスタ。 代理人 弁理士 内 原 音茅 ２ｖｌ 弄 ３ 回
Claims (2)
- （１）データ信号を受け取るためのデータ信号入力端子
とイネーブル信号を受け取るためのイネーブル信号入力
端子と出力信号を供給するための出力信号端子とを有し
たスリーステート回路において、ソースが第１電圧に接
続され、ドレインが前記出力信号端子に接続されると共
にゲートが抵抗を介して第１電圧に接続されている第１
導電型の第１ＭＯＳトランジスタと、ドレインが前記出
力信号端子へ接続され、ソースが第２電圧に接続される
と共にゲートが抵抗を介して第２電圧に接続されている
前記第１導電型と反対の第２導電型の第２ＭＯＳトラン
ジスタと、ドレインを前記第１ＭＯＳトランジスタのゲ
ートに接続し、ゲートを前記イネーブル信号入力端子に
接続した第１導電型の第３ＭＯＳトランジスタと、ドレ
インを前記第２ＭＯＳトランジスタのゲートに接続しゲ
ートを前記イネーブル信号入力端子に接続した第１導電
型の第４ＭＯＳトランジスタと、出力端子が前記第３Ｍ
ＯＳトランジスタのドレインと第４ＭＯＳトランジスタ
のドレインに共通接続され、入力端子が前記データ信号
入力端子に後続されたインバータとを有することを特徴
とするスリーステート回路。 - （２）前記第３ＭＯＳトランジスタを第２導電型とし、
前記第４ＭＯＳトランジスタを第２導電型としたことを
特徴とする特許請求の範囲第（１）項記載のスリーステ
ート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134558A JPS62290212A (ja) | 1986-06-09 | 1986-06-09 | スリ−ステ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61134558A JPS62290212A (ja) | 1986-06-09 | 1986-06-09 | スリ−ステ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62290212A true JPS62290212A (ja) | 1987-12-17 |
Family
ID=15131134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61134558A Pending JPS62290212A (ja) | 1986-06-09 | 1986-06-09 | スリ−ステ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62290212A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166830A (ja) * | 1982-03-26 | 1983-10-03 | Toshiba Corp | 三状態回路 |
| JPS61103314A (ja) * | 1984-10-26 | 1986-05-21 | Nec Corp | ３ステ−ト出力論理回路 |
-
1986
- 1986-06-09 JP JP61134558A patent/JPS62290212A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166830A (ja) * | 1982-03-26 | 1983-10-03 | Toshiba Corp | 三状態回路 |
| JPS61103314A (ja) * | 1984-10-26 | 1986-05-21 | Nec Corp | ３ステ−ト出力論理回路 |
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