JPS5816800B2 - 時分割交換機のチャネルシフトスイッチ冗長構成方式 - Google Patents
時分割交換機のチャネルシフトスイッチ冗長構成方式Info
- Publication number
- JPS5816800B2 JPS5816800B2 JP1213478A JP1213478A JPS5816800B2 JP S5816800 B2 JPS5816800 B2 JP S5816800B2 JP 1213478 A JP1213478 A JP 1213478A JP 1213478 A JP1213478 A JP 1213478A JP S5816800 B2 JPS5816800 B2 JP S5816800B2
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- JP
- Japan
- Prior art keywords
- data bus
- address
- memory
- bus memory
- time division
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は時分割交換機のチャネルシフトスイッチの冗長
構成方式に関するものである。
構成方式に関するものである。
一般に動作の信頼性を増すために、装置を多重化し、現
用装置障害の際予備装置に切替えることが行なわれてい
る。
用装置障害の際予備装置に切替えることが行なわれてい
る。
時分割交換機においても従来からこのような冗長構成が
採用されている。
採用されている。
第１図は従来の時分割交換機のチャネルシフトスイッチ
冗長構成方式の一例のブロック図であって、１は時分割
多重されたチャネルを伝送する伝送路、２，３はチャネ
ルシフトスイッチとして構成された通話路系であって、
その４，５はゲート、６．１はデータバスメモリ、８，
９はアドレスコントロールメモリ、ｉｏ、ｉｉはアドレ
スカウンタであり、また１２は制御回路である。
冗長構成方式の一例のブロック図であって、１は時分割
多重されたチャネルを伝送する伝送路、２，３はチャネ
ルシフトスイッチとして構成された通話路系であって、
その４，５はゲート、６．１はデータバスメモリ、８，
９はアドレスコントロールメモリ、ｉｏ、ｉｉはアドレ
スカウンタであり、また１２は制御回路である。
この場合、通話路系は２重化され、一方の通話路系が障
害の場合、予備として待機中の他方の通話路系に切替え
る。
害の場合、予備として待機中の他方の通話路系に切替え
る。
ここに通話路系としてはチャネルシフトスイッチの場合
を示している。
を示している。
第１図において、時分割多重されたチャネルを伝送する
伝送路１に結合する通話路系２，３は全く同一の構造を
もつチャネルシフトスイッチとして構成され、ゲート４
，５、データバスメモリ６゜７、アドレスコントロール
メモリ８，９、アドレスカウンタ１０，１１はそれぞれ
対応する。
伝送路１に結合する通話路系２，３は全く同一の構造を
もつチャネルシフトスイッチとして構成され、ゲート４
，５、データバスメモリ６゜７、アドレスコントロール
メモリ８，９、アドレスカウンタ１０，１１はそれぞれ
対応する。
制御回路１２はアドレスコントロールメモリ８，９の同
一アドレスに同一データを書込み、ゲート４゜５を制御
してデータバスメモリ６．１のいずれか一方のみを伝送
路１に接続する。
一アドレスに同一データを書込み、ゲート４゜５を制御
してデータバスメモリ６．１のいずれか一方のみを伝送
路１に接続する。
これらは以下のように動作する。
制御回路１２は既知の方法で接続すべき一対のチャネル
と、その接続に使用するデータバスメモリ６．７０等し
い１アドレス（１〜ｎの１つ）を選択し、アドレスコン
トロールメモリ８および９の該チャネルと対応するアド
レス（１〜１のうちの２つ）に上述のデータバスメモリ
６．７の等しい１アドレスをそれぞれ書き込む。
と、その接続に使用するデータバスメモリ６．７０等し
い１アドレス（１〜ｎの１つ）を選択し、アドレスコン
トロールメモリ８および９の該チャネルと対応するアド
レス（１〜１のうちの２つ）に上述のデータバスメモリ
６．７の等しい１アドレスをそれぞれ書き込む。
アドレスコントロールメモリ８，９は、アドレスカウン
タ１０゜１１が既知の方法で伝送路１土のチャネルに同
期して示すチャネル番号に対応するアドレスに記憶され
た内容（データバスメモリ６．７のアドレスに相自）を
読み出しデータバスメモリ６．１に伝達する。
タ１０゜１１が既知の方法で伝送路１土のチャネルに同
期して示すチャネル番号に対応するアドレスに記憶され
た内容（データバスメモリ６．７のアドレスに相自）を
読み出しデータバスメモリ６．１に伝達する。
データバスメモリ６．１は、アドレスコントロールメモ
リ８，９から伝達されたアドレスに記憶された内容を読
み出し、ゲート４，５を介して伝送路１上に送出し、次
いで伝送路１上の情報をゲート４，５を介して同一アド
レスに書込む。
リ８，９から伝達されたアドレスに記憶された内容を読
み出し、ゲート４，５を介して伝送路１上に送出し、次
いで伝送路１上の情報をゲート４，５を介して同一アド
レスに書込む。
このような動作を周期的に繰り返すことによりデータバ
スメモリ６，７の同一アドレスを使用するチャネル間の
接続を行う。
スメモリ６，７の同一アドレスを使用するチャネル間の
接続を行う。
通話路系２および３は全く同様に動作するが制御回路１
２によりゲート４．５のいずれか一方のみが接続状態と
なり、通話路系２，３の一方のみが伝送路１と接続され
て他は予備として待機状態となっている。
２によりゲート４．５のいずれか一方のみが接続状態と
なり、通話路系２，３の一方のみが伝送路１と接続され
て他は予備として待機状態となっている。
このような構成であったため、同一構造のチャネルシフ
トスイッチの通話路系が重複して必要であり、メモリも
重複し、その容量が減少し得ないという欠点があった。
トスイッチの通話路系が重複して必要であり、メモリも
重複し、その容量が減少し得ないという欠点があった。
本発明は従来方式の上記の欠点を除去し、通話路系であ
るチャネルシフトスイッチの１部分のみを２重化し、全
体のメモリの容量を減少させることを目的とする。
るチャネルシフトスイッチの１部分のみを２重化し、全
体のメモリの容量を減少させることを目的とする。
この目的は、本発明によれば、時分割多重されたチャネ
ル相互を接続するためのデータバスメモリを有し、かつ
接続すべきチャネルとその接続に使用スるデータバスメ
モリのアドレスとの対応を示スアドレスコントロールメ
モリとを有する時分割交換機のチャネルシフトスイッチ
において、データバスメモリを同一アドレスを相互に共
有しない複数の部分に分割し、上記データバスメモリの
いずれのアドレスをも記憶できるアドレスコントロール
メモリを上記データバスメモリの分割数と同数設けて、
データバスメモリの分割された部分と１：１に対応づけ
、データバスメモリの分割された各部分はそれに対応づ
けられたアドレスコントロールメモリによって該分割さ
れた部分に含まれるアドレスが指定された時のみ書き込
みまたは読み出し動作を行うよう構成することにより達
せられる。
ル相互を接続するためのデータバスメモリを有し、かつ
接続すべきチャネルとその接続に使用スるデータバスメ
モリのアドレスとの対応を示スアドレスコントロールメ
モリとを有する時分割交換機のチャネルシフトスイッチ
において、データバスメモリを同一アドレスを相互に共
有しない複数の部分に分割し、上記データバスメモリの
いずれのアドレスをも記憶できるアドレスコントロール
メモリを上記データバスメモリの分割数と同数設けて、
データバスメモリの分割された部分と１：１に対応づけ
、データバスメモリの分割された各部分はそれに対応づ
けられたアドレスコントロールメモリによって該分割さ
れた部分に含まれるアドレスが指定された時のみ書き込
みまたは読み出し動作を行うよう構成することにより達
せられる。
次に本発明の実施例を図面について説明する。
第２図は本発明の一実施例のブロック図であって、数字
１〜１１は第１図と同じものを示し、なお１３は制御回
路、１４．１５は職別回路である。
１〜１１は第１図と同じものを示し、なお１３は制御回
路、１４．１５は職別回路である。
本実施例においてもチャネルシフトスイッチとして構成
された通話路系は２，３で示すように２個、すなわち２
重化して設ける。
された通話路系は２，３で示すように２個、すなわち２
重化して設ける。
なお通話路系２，３において、ゲート４，５、アドレス
コントロールメモリ８，９、アドレスカウンタ１０，１
１は全く同様なものを重複して設けるが、データバスメ
モリ６．７は、両者を合わせてｎアドレスでよい。
コントロールメモリ８，９、アドレスカウンタ１０，１
１は全く同様なものを重複して設けるが、データバスメ
モリ６．７は、両者を合わせてｎアドレスでよい。
すなわち、データバスメモリは同一アドレスを相互に共
有しない２個の部分６および７に分割される。
有しない２個の部分６および７に分割される。
データバスメモリ６（アドレス１〜ｍ）へはアドレスコ
ントロールメモリ８からのみアクセスし、データバスメ
モリ１（アドレスｍ＋１〜ｎ）へはアドレスコントロー
ルメモリ９からのみアクセスする。
ントロールメモリ８からのみアクセスし、データバスメ
モリ１（アドレスｍ＋１〜ｎ）へはアドレスコントロー
ルメモリ９からのみアクセスする。
また、データバスメモリ６．７のどちらへのアクセスか
を識別回路１４，１５で識別し、アクセスのあったデー
タバスメモリ６または１に結合するゲート４または５の
一方のみを接続状態とする。
を識別回路１４，１５で識別し、アクセスのあったデー
タバスメモリ６または１に結合するゲート４または５の
一方のみを接続状態とする。
通話路系２，３の一方が障害となった場合には正常な他
の一方のみ使用可能となるが、その場合、データバスメ
モリ６．１は正常な一方のみ使用されるためそのアドレ
ス範囲は正常な通話路系のデータバスメモリ６または１
の一方のみに限定される。
の一方のみ使用可能となるが、その場合、データバスメ
モリ６．１は正常な一方のみ使用されるためそのアドレ
ス範囲は正常な通話路系のデータバスメモリ６または１
の一方のみに限定される。
これらは次のように動作する。制御回路１３は既知の方
法で接続すべき一対のチャネルと、その接続に使用する
データバスメモリ６または７の１つのアドレス（１〜ｎ
の１つ）を選択し、アドレスコントロールメモリ８およ
び９の該チャネルと対応するアドレス（１〜ｌのうちの
２つ）に上述のデータバスメモリ６または７の１つのア
ドレスをそれぞれ書込む。
法で接続すべき一対のチャネルと、その接続に使用する
データバスメモリ６または７の１つのアドレス（１〜ｎ
の１つ）を選択し、アドレスコントロールメモリ８およ
び９の該チャネルと対応するアドレス（１〜ｌのうちの
２つ）に上述のデータバスメモリ６または７の１つのア
ドレスをそれぞれ書込む。
アドレスコントロールメモリ８，９はアドレスカウンタ
１０゜１１が既知の方法で伝送路１上のチャネルに同期
して示すチャネル番号に対応するアドレスに記憶された
内容（データバスメモリ６または７のアドレスに相消）
をデータバスメモリ６．１に伝達する。
１０゜１１が既知の方法で伝送路１上のチャネルに同期
して示すチャネル番号に対応するアドレスに記憶された
内容（データバスメモリ６または７のアドレスに相消）
をデータバスメモリ６．１に伝達する。
データバスメモリ６（または１）はアドレスコントロー
ルメモリ８（または９）から伝達されたアドレスが自己
のアドレス範囲１−ｍ（またはｍ＋１〜ｎ）にある場合
、その記憶内容を読み出し、ゲート４（または５）を介
して伝送路１上に送出し、次いで伝送路１上の情報をゲ
ート４（または５）を介して同一アドレスに書き込む。
ルメモリ８（または９）から伝達されたアドレスが自己
のアドレス範囲１−ｍ（またはｍ＋１〜ｎ）にある場合
、その記憶内容を読み出し、ゲート４（または５）を介
して伝送路１上に送出し、次いで伝送路１上の情報をゲ
ート４（または５）を介して同一アドレスに書き込む。
このような動作を繰り返すことによりデータバスメモリ
６（または７）の同一アドレスを使用するチャネル間の
接続を行う。
６（または７）の同一アドレスを使用するチャネル間の
接続を行う。
識別回路１４，１５はアドレスコントロールメモリ８，
９からデータバスメモリ６．７へ伝達すれるアドレスを
監視し、アドレスがデータバスメモリ６の１〜ｍの範囲
の場合には識別回路１４がこれに対応するゲート４を接
続状態とし、アドレスがデータバスメモリ１のｍ＋１−
ｎの範囲の場合には識別回路１５がこれに対応するゲー
ト５を接続状態とする。
９からデータバスメモリ６．７へ伝達すれるアドレスを
監視し、アドレスがデータバスメモリ６の１〜ｍの範囲
の場合には識別回路１４がこれに対応するゲート４を接
続状態とし、アドレスがデータバスメモリ１のｍ＋１−
ｎの範囲の場合には識別回路１５がこれに対応するゲー
ト５を接続状態とする。
したがって制御回路１３は選択するデータバスメモリ６
．７のアドレスを変更するのみで、通話路系２，３のい
ずれか一方を使用することが可能である。
．７のアドレスを変更するのみで、通話路系２，３のい
ずれか一方を使用することが可能である。
以上ではデータバスメモリを２分割し、アドレスコント
ロールメモリを２重化した場合について説明したが、本
発明は、データバスメモリを３以上に分割し、アドレス
コントロールメモリを３重化以上とした場合にも適用で
きる。
ロールメモリを２重化した場合について説明したが、本
発明は、データバスメモリを３以上に分割し、アドレス
コントロールメモリを３重化以上とした場合にも適用で
きる。
また、データバスメモリのアドレスを１〜ｎまで連続で
あるとして説明したが、不連続であっても適用できる。
あるとして説明したが、不連続であっても適用できる。
以上の構成においてデータバスメモリ、アドレスコント
ロールメモリの障害検出をパリティ検査などにより複数
の通話路系のそれぞれにおいて独立に行うことも可能で
あるが、アドレスコントロールメモリでは、複数設置さ
れた相互を照合することによっても可能である。
ロールメモリの障害検出をパリティ検査などにより複数
の通話路系のそれぞれにおいて独立に行うことも可能で
あるが、アドレスコントロールメモリでは、複数設置さ
れた相互を照合することによっても可能である。
この方法によれば、複数設置されたアトルスコントロー
ルメモリノ内容が一致しているか否かを直接判定できる
。
ルメモリノ内容が一致しているか否かを直接判定できる
。
以上説明したように、本発明によれば、時分割チャネル
相互を接続するためのデータバスメモリを、複数の通話
路系で分割して使用し、かつ接続すべきチャネルと上記
メモリのアドレスとの対応を示すアドレスコントロール
メモリを完全に多重化しているため、正常な通話路系１
つでもある限り、いずれのチャネル相互をも接続可能と
し、かつ全体のデータバスメモリ量を大巾に減少させる
ことが可能である効果がある。
相互を接続するためのデータバスメモリを、複数の通話
路系で分割して使用し、かつ接続すべきチャネルと上記
メモリのアドレスとの対応を示すアドレスコントロール
メモリを完全に多重化しているため、正常な通話路系１
つでもある限り、いずれのチャネル相互をも接続可能と
し、かつ全体のデータバスメモリ量を大巾に減少させる
ことが可能である効果がある。
第１図は従来の時分割交換機のチャネルシフトスイッチ
冗長構成方式の一例を示すブロック図、第２図は本発明
の一実施例のブロック図である。 １・・・・・・時分割多重されたチャネルを伝送する伝
送路、２，３・・・・・・チャネルシフトスイッチとし
て構成された通話路系、４，５・・・・・・ゲート、６
，７・・・・・・データバスメモ！、Ｉ、８，９・°・
・°・アドレスコントロールメモ！、ｌ、１０，１１・
・・・・・アドレスカウンタ、１２，１３・・・・・・
制御回路、１４，１５・・・・・・識別回路。
冗長構成方式の一例を示すブロック図、第２図は本発明
の一実施例のブロック図である。 １・・・・・・時分割多重されたチャネルを伝送する伝
送路、２，３・・・・・・チャネルシフトスイッチとし
て構成された通話路系、４，５・・・・・・ゲート、６
，７・・・・・・データバスメモ！、Ｉ、８，９・°・
・°・アドレスコントロールメモ！、ｌ、１０，１１・
・・・・・アドレスカウンタ、１２，１３・・・・・・
制御回路、１４，１５・・・・・・識別回路。
Claims (1)
- １ 時分割多重されたチャネル相互を接続するためのデ
ータバスメモリを有し、かつ接続すべきチャネルとその
接続に使用するデータバスメモリのアドレスとの対応を
示すアドレスコントロールメモリとを有する時分割交換
機のチャネルシフトスイッチにおいて、データバスメモ
リを同一アドレスを相互に共有しない複数の部分に分割
し、上記データバスメモリのいずれのアドレスをも記憶
できるアドレスコントロールメモリを上記データバスメ
モリの分割数と同数設けてデータバスメモリの分割され
た部分と１：１に対応づけ、データバスメモリの分割さ
れた各部分はそれに対応づけられたアドレスコントロー
ルメモリによって該分割された部分に含まれるアドレス
が指定された時のみ書き込みまたは読み出し動作を行う
よう構成することを特徴とする時分割交換機のチャネル
シフトスイッチ冗長構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213478A JPS5816800B2 (ja) | 1978-02-06 | 1978-02-06 | 時分割交換機のチャネルシフトスイッチ冗長構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213478A JPS5816800B2 (ja) | 1978-02-06 | 1978-02-06 | 時分割交換機のチャネルシフトスイッチ冗長構成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54105417A JPS54105417A (en) | 1979-08-18 |
| JPS5816800B2 true JPS5816800B2 (ja) | 1983-04-02 |
Family
ID=11797048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213478A Expired JPS5816800B2 (ja) | 1978-02-06 | 1978-02-06 | 時分割交換機のチャネルシフトスイッチ冗長構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816800B2 (ja) |
-
1978
- 1978-02-06 JP JP1213478A patent/JPS5816800B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54105417A (en) | 1979-08-18 |
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