JPS58170177A - 自動利得制御装置 - Google Patents
自動利得制御装置Info
- Publication number
- JPS58170177A JPS58170177A JP57052500A JP5250082A JPS58170177A JP S58170177 A JPS58170177 A JP S58170177A JP 57052500 A JP57052500 A JP 57052500A JP 5250082 A JP5250082 A JP 5250082A JP S58170177 A JPS58170177 A JP S58170177A
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- JP
- Japan
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- signal
- circuit
- output
- pulse
- signals
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
- H04N5/52—Automatic gain control
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Receiver Circuits (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、磁気記録再生装置、テレビジョン装置などに
使用さ扛る映像信号の自動利得制御装置に関するもので
ある。
使用さ扛る映像信号の自動利得制御装置に関するもので
ある。
一般に、映像信号の自動利得制御装置は、複合映像信号
より取り出した映像信号の帰線消去部分に一定（７）レ
ベル値のパルスヲ挿入し、このノ（ルスの大きさと水平
同期信号の大きさとの和を検出することによって複合映
像信号の利得を制御している。帰線消去部分に挿入する
パルスは、複合映像信号より同期分離回路によって取り
出した水平同期信号を基準にして発生している。
より取り出した映像信号の帰線消去部分に一定（７）レ
ベル値のパルスヲ挿入し、このノ（ルスの大きさと水平
同期信号の大きさとの和を検出することによって複合映
像信号の利得を制御している。帰線消去部分に挿入する
パルスは、複合映像信号より同期分離回路によって取り
出した水平同期信号を基準にして発生している。
したがって、映像信号に雑音）（ルスが含まｎている場
合やある期間連続して同期信号部分だけが正規のレベル
より小さくなる様な場合に同期分離回路が誤動作して、
その出力に水平同期信号以外の余分なパルスが現わ扛た
すあるいはパルス幅が異常に長くなって正常なレベル検
出が行なわ扛ず、その結果複合映像信号の利得が異常に
抑え込まｎてしまう様な不都付があった。
合やある期間連続して同期信号部分だけが正規のレベル
より小さくなる様な場合に同期分離回路が誤動作して、
その出力に水平同期信号以外の余分なパルスが現わ扛た
すあるいはパルス幅が異常に長くなって正常なレベル検
出が行なわ扛ず、その結果複合映像信号の利得が異常に
抑え込まｎてしまう様な不都付があった。
第１図は従来の自動利得制（財）装置のブロック図を示
すものである。図において、端子１に映像信号等の入力
信号が加えらｎ１利得制御回路２を通って出力端子３よ
り取り出さ孔ると共に混合回路４及び同期信号分離回路
５に加えらｎる〇同期信号分離回路６の出力は遅延パル
ス発生回路６に加えらｎ１水平同期信号より所定の位相
遅ｎ時間で所定レベル値のパルスを発生させて混合回路
４に加えらｆる。混合回路４では上記映像信号の水平同
期信号部分がクランプさｎた後、帰線消１
去部分に上記所定レベル値のパルスが混合さｎｌこの出
力が尖頭値検出回路７に加えらｎる。尖頭値検出回路７
は印加さｎる信号の尖頭値を検出し、尖頭値の大きさに
応じた例えば直流電圧がポ゛−ルド回路８を介して利得
制御回路２に供給さ扛る。
すものである。図において、端子１に映像信号等の入力
信号が加えらｎ１利得制御回路２を通って出力端子３よ
り取り出さ孔ると共に混合回路４及び同期信号分離回路
５に加えらｎる〇同期信号分離回路６の出力は遅延パル
ス発生回路６に加えらｎ１水平同期信号より所定の位相
遅ｎ時間で所定レベル値のパルスを発生させて混合回路
４に加えらｆる。混合回路４では上記映像信号の水平同
期信号部分がクランプさｎた後、帰線消１
去部分に上記所定レベル値のパルスが混合さｎｌこの出
力が尖頭値検出回路７に加えらｎる。尖頭値検出回路７
は印加さｎる信号の尖頭値を検出し、尖頭値の大きさに
応じた例えば直流電圧がポ゛−ルド回路８を介して利得
制御回路２に供給さ扛る。
上記の様な構成の装置において、例えば第２図ムの如き
複合映像信号が入力端子１に供給さｆ′１．た場合、同
期信号分離回路６の出力に第２図Ｂの如き信号が得らｎ
る。第２図Ｂに示すｃ、 ｄはそ扛ぞｎ第２図ムに示
す複合映像信号に含まｎる雑音パルスａ、同期信号の縮
みｂによって同期信号分離回路６が誤動作した結果発生
したパルスである。
複合映像信号が入力端子１に供給さｆ′１．た場合、同
期信号分離回路６の出力に第２図Ｂの如き信号が得らｎ
る。第２図Ｂに示すｃ、 ｄはそ扛ぞｎ第２図ムに示
す複合映像信号に含まｎる雑音パルスａ、同期信号の縮
みｂによって同期信号分離回路６が誤動作した結果発生
したパルスである。
このようなパルス信号Ｃ９ｄが遅延パルス発生回路６に
加えらｒ′したとき、遅延パルス発生回路らが同期信号
分離回路６の出力を積分した後、波形整形を行なう方式
であ扛ば、その出力として第２図Ｃのような信号が得ら
扛、この場合、雑音パルスＣの様な幅の狭いパルスは除
去できるが、同期信号の縮みｂによって発生した幅の広
いパルスｄはそのままの巾のパルスとして出力に現わ扛
る。混合回路４は第２図ムとＣに示した波形の信号を混
合するのでその出力は第２図りに示す様になる。
加えらｒ′したとき、遅延パルス発生回路らが同期信号
分離回路６の出力を積分した後、波形整形を行なう方式
であ扛ば、その出力として第２図Ｃのような信号が得ら
扛、この場合、雑音パルスＣの様な幅の狭いパルスは除
去できるが、同期信号の縮みｂによって発生した幅の広
いパルスｄはそのままの巾のパルスとして出力に現わ扛
る。混合回路４は第２図ムとＣに示した波形の信号を混
合するのでその出力は第２図りに示す様になる。
また遅延パルス発生回路ｅが同期信号分離回路６の出力
の立ち上り部分を検出して一定時間遅らせて単安定マル
チバイブレータを動作させる方式であｎばその出力とし
て第２図Ｒのような信号が得ら扛、同期信号の縮みｂに
よって発生した幅の広いパルスｄに対しては位相は異な
るものの正規の幅のパルスを帰線消去部分の範囲内に発
生させることができるが、幅の狭い雑音パルスＣに対し
ても一定幅のパルスが出力に現わ扛る。その結果混合回
路４の出力は第２図Ｆに示す様になる。
の立ち上り部分を検出して一定時間遅らせて単安定マル
チバイブレータを動作させる方式であｎばその出力とし
て第２図Ｒのような信号が得ら扛、同期信号の縮みｂに
よって発生した幅の広いパルスｄに対しては位相は異な
るものの正規の幅のパルスを帰線消去部分の範囲内に発
生させることができるが、幅の狭い雑音パルスＣに対し
ても一定幅のパルスが出力に現わ扛る。その結果混合回
路４の出力は第２図Ｆに示す様になる。
第２図り、 Ｆに示す信号が尖頭値検出回路７に加え
ら扛ると、正規の信号レベルｖｏより大きいｖｌ。
ら扛ると、正規の信号レベルｖｏより大きいｖｌ。
ｖ２を検出し利得制御回路２の利得を異常に抑え込んで
し１つ。一般に尖頭値検出回路７と利得制御回路２の間
に接続さ扛ているホールド回路８は充電時定数に比べて
放電時定数が犬さく設定さ扛ているので一度ｖ１あるい
はｖ２を検出すると元の状態に復帰するのに長時間を要
し、その間端子３に出力さｎる映像信号レベルは正規の
レベル値より小さい状態が続いてし１つという欠点があ
った。
し１つ。一般に尖頭値検出回路７と利得制御回路２の間
に接続さ扛ているホールド回路８は充電時定数に比べて
放電時定数が犬さく設定さ扛ているので一度ｖ１あるい
はｖ２を検出すると元の状態に復帰するのに長時間を要
し、その間端子３に出力さｎる映像信号レベルは正規の
レベル値より小さい状態が続いてし１つという欠点があ
った。
不発明は、このような欠点を除去するものであり、雑音
、同期信号の縮みなどに対しても安定したムＧＣ特性を
得ることができる自動利得制（ホ）装置を提供するもの
である。
、同期信号の縮みなどに対しても安定したムＧＣ特性を
得ることができる自動利得制（ホ）装置を提供するもの
である。
以下本発明の一実施例を第３図１第４図を用いて説明す
る。第３図服本発明の一実施例である自動利得制御装置
のブロック図である。
る。第３図服本発明の一実施例である自動利得制御装置
のブロック図である。
第３図において端子１には映像信号等の入力信号が加え
らｎ１利得制御回路２を通って出力端子３よジ取９出さ
ｎると共に混合回路４及び同期信号分離回路６に加えら
扛る。同期信号分離回路６の出力は、パルス遅延回路９
に加えら扛ると共に単安定マルチバイブレータ１ｏに加
えらｎる。パルス遅延回路９は入力パルスを積分して台
形波あるいは三角波とした後波形整形して遅延パルスを
得る方式により遅延時間を帰線消去部分のバンクポーチ
の幅より短くする様に設定する。単安定マルチバイブレ
ータ１０は、水平同期信号の前縁でトリガさｎパルス幅
は水平同期信号の幅より２μ要以上長く帰線消去部分よ
り短くなる程度に設定する０ パルス遅延回路９の出力と単安定マルチパイプレ−タ１
０の出力は掛算器１１に加えら扛、掛算器１１の出力す
なわち基準パルスは混合回路４で水平同期信号部分でク
ランプさｎた上記映像信号の帰線消去部分に所定レベル
値で混合さｎる。混合回路４の出力は尖頭値検出回路７
に加えらｎ１尖頭値の大きさに応じｆＣ直流電圧がホー
ルド回路８を介して利得制御回路２に供給さｎる。
らｎ１利得制御回路２を通って出力端子３よジ取９出さ
ｎると共に混合回路４及び同期信号分離回路６に加えら
扛る。同期信号分離回路６の出力は、パルス遅延回路９
に加えら扛ると共に単安定マルチバイブレータ１ｏに加
えらｎる。パルス遅延回路９は入力パルスを積分して台
形波あるいは三角波とした後波形整形して遅延パルスを
得る方式により遅延時間を帰線消去部分のバンクポーチ
の幅より短くする様に設定する。単安定マルチバイブレ
ータ１０は、水平同期信号の前縁でトリガさｎパルス幅
は水平同期信号の幅より２μ要以上長く帰線消去部分よ
り短くなる程度に設定する０ パルス遅延回路９の出力と単安定マルチパイプレ−タ１
０の出力は掛算器１１に加えら扛、掛算器１１の出力す
なわち基準パルスは混合回路４で水平同期信号部分でク
ランプさｎた上記映像信号の帰線消去部分に所定レベル
値で混合さｎる。混合回路４の出力は尖頭値検出回路７
に加えらｎ１尖頭値の大きさに応じｆＣ直流電圧がホー
ルド回路８を介して利得制御回路２に供給さｎる。
次にこの装置において、第４図ムの如き複合映像信号が
入力端子１に供給さｔて、同期信号分離回路６の出力に
第４図Ｂの如き信号が得ら扛た場合を考える。第４図Ｂ
に示すｃ、 ｄはそ扛ぞ扛第４［凶ムに示す複合映像
信号に含ま【る雑音パルスａ、同期信号の縮みｂによっ
て同期信号分離回路６が誤動作した結果発生したもので
ある。このような信号がパルス遅延回路９に加えらｎＪ
Ｃとき、雑音パルスＣの様な幅の狭いキ（ルスは除去さ
れて１ 第４図Ｃの如き出力信号が得らｎる。ま
た第４図Ｂの如き信号が単安定マルチバイブレータ１０
に加えら２″Ｉ−タときパルスの幅とは無関係に第４図
りの如き出力信号が得ら扛る。したがって第４図Ｃ２Ｄ
の如き信号が掛算器１１の入力として加えら扛るのでそ
の出力には第４図Ｅの如き信号が得ら扛、混合回路４の
出力すなわち尖−頭領検出回路７の入力には第４図Ｆの
如き信号が現われ、正規の信号レベルｖｏが検出さｎる
ので利得制御回路２の利得は安定に保た扛る。− このように本実施例では混合回路４に入力さ扛るパルス
信号（第４図Ｅ）の後縁が、平常動作時にはパルス遅延
回路９の出力（第４図Ｃ）すなわち同期信号分離回路６
の出力（第４図Ｂ）の後縁を所定の時間だけ遅らせた信
号によって決定さ【、第４図Ｂに示すｄの様な異常に幅
の広いパルスが現ｎた時には単安定マルチバイブレータ
１０（７）出力（第４図Ｄ）の後縁すなわち同期信号分
離回路５の出力（第４図Ｂ）の前縁を所定の時間だけ遅
らせた信号によって決定さ扛るので、パルス遅延回路９
の遅延時間及び単安定マルチバイブレータ１０の出力パ
ルス幅は共に比較的バラツキが大きくても、正常な動作
が可能となる。
入力端子１に供給さｔて、同期信号分離回路６の出力に
第４図Ｂの如き信号が得ら扛た場合を考える。第４図Ｂ
に示すｃ、 ｄはそ扛ぞ扛第４［凶ムに示す複合映像
信号に含ま【る雑音パルスａ、同期信号の縮みｂによっ
て同期信号分離回路６が誤動作した結果発生したもので
ある。このような信号がパルス遅延回路９に加えらｎＪ
Ｃとき、雑音パルスＣの様な幅の狭いキ（ルスは除去さ
れて１ 第４図Ｃの如き出力信号が得らｎる。ま
た第４図Ｂの如き信号が単安定マルチバイブレータ１０
に加えら２″Ｉ−タときパルスの幅とは無関係に第４図
りの如き出力信号が得ら扛る。したがって第４図Ｃ２Ｄ
の如き信号が掛算器１１の入力として加えら扛るのでそ
の出力には第４図Ｅの如き信号が得ら扛、混合回路４の
出力すなわち尖−頭領検出回路７の入力には第４図Ｆの
如き信号が現われ、正規の信号レベルｖｏが検出さｎる
ので利得制御回路２の利得は安定に保た扛る。− このように本実施例では混合回路４に入力さ扛るパルス
信号（第４図Ｅ）の後縁が、平常動作時にはパルス遅延
回路９の出力（第４図Ｃ）すなわち同期信号分離回路６
の出力（第４図Ｂ）の後縁を所定の時間だけ遅らせた信
号によって決定さ【、第４図Ｂに示すｄの様な異常に幅
の広いパルスが現ｎた時には単安定マルチバイブレータ
１０（７）出力（第４図Ｄ）の後縁すなわち同期信号分
離回路５の出力（第４図Ｂ）の前縁を所定の時間だけ遅
らせた信号によって決定さ扛るので、パルス遅延回路９
の遅延時間及び単安定マルチバイブレータ１０の出力パ
ルス幅は共に比較的バラツキが大きくても、正常な動作
が可能となる。
なお本実施例においては、単安定マルチバイブレータ１
０と掛算器１１で基準パルスの幅を制限するようにした
が、こ扛の代わりに水平同期信号の前縁から所定の遅し
時間でパルスを発生させて、そのパルスの前縁でパルス
遅延回路９の出力をリセットするようにしても同様の効
果が得ら扛る。
０と掛算器１１で基準パルスの幅を制限するようにした
が、こ扛の代わりに水平同期信号の前縁から所定の遅し
時間でパルスを発生させて、そのパルスの前縁でパルス
遅延回路９の出力をリセットするようにしても同様の効
果が得ら扛る。
ｆた上述例においては、同期信号分離回路６の入力を出
力端子３から供給しているが、こｎ１ｒ、入力端子１か
ら供給するようにしても同様の効果が得らｎる。
力端子３から供給しているが、こｎ１ｒ、入力端子１か
ら供給するようにしても同様の効果が得らｎる。
以上のように本発明によｎば、同期信号分離回路がノイ
ズパルスや同期信号の縮み等によって誤動作した時でも
安定した利得制御動作が可能となる。
ズパルスや同期信号の縮み等によって誤動作した時でも
安定した利得制御動作が可能となる。
第１図は従来の自動利得制呻装誼のブロック図、第２図
は同装置の波形図、第３図は本発明の一実施例である自
動利得側（財）装置のブロック図、第４図は同装置の波
形図である。 １・・・・・・端子、２・・・・・・利得制御回路、３
・・・・・・出力端子、４・・・・・・混合回路、６・
・・・・・同期信号分離回路、６・・・・・・遅延パル
ス発生回路、７・・・・・・尖頭値検出回路、８・・・
・・・ホールド回路、９・・・・・・パルス遅延回路、
１０・・・・・・単安定マルチバイブレータ、１１・・
・・・・掛算器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
Ｉｌｌ ＠３ｗＡ ＩＩ ４ 図 特許庁長官殿 ｌ事件の表示 昭和５７年特許願第 ６２５００ シＪ゛２発明の名
称 自動利得制御装置 ３補正をする者 ］Ｉ・（；、こ５）巽・、 特 許 出
願 人（Ｌ＋・１ 大阪府門真市大字門真１０
０６番地名 ４１Ｈ・ （５８２）松下電器産業株式会
社代表賃 山 下 俊 彦４代
理人 〒５７１ 住 ｊ；１ 大阪府門真市大字門真１００６番地〔
連イ３先屯活（虫刺４３７−１ ｔ２１持許分室〕！ ６補正の対象
は同装置の波形図、第３図は本発明の一実施例である自
動利得側（財）装置のブロック図、第４図は同装置の波
形図である。 １・・・・・・端子、２・・・・・・利得制御回路、３
・・・・・・出力端子、４・・・・・・混合回路、６・
・・・・・同期信号分離回路、６・・・・・・遅延パル
ス発生回路、７・・・・・・尖頭値検出回路、８・・・
・・・ホールド回路、９・・・・・・パルス遅延回路、
１０・・・・・・単安定マルチバイブレータ、１１・・
・・・・掛算器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
Ｉｌｌ ＠３ｗＡ ＩＩ ４ 図 特許庁長官殿 ｌ事件の表示 昭和５７年特許願第 ６２５００ シＪ゛２発明の名
称 自動利得制御装置 ３補正をする者 ］Ｉ・（；、こ５）巽・、 特 許 出
願 人（Ｌ＋・１ 大阪府門真市大字門真１０
０６番地名 ４１Ｈ・ （５８２）松下電器産業株式会
社代表賃 山 下 俊 彦４代
理人 〒５７１ 住 ｊ；１ 大阪府門真市大字門真１００６番地〔
連イ３先屯活（虫刺４３７−１ ｔ２１持許分室〕！ ６補正の対象
Claims (1)
- 複合映像信号の利得を制御する利得制御回路と、上記複
合映像信号より水平同期信号を取り出す同期分離回路と
、上記水平同期信号の前縁から所定の時間だけ遅らせた
信号を発生する遅延回路と、上記水平同期信号の後縁を
所定の時間だけ遅延した信号を発生する遅延パルス発生
回路と、上記遅延回路の出力と上記遅延パルス発生回路
の出力を用いて基準パルスを発生するパルス発生回路と
、上記利得制御回路の出力信号の一部に、上記出力信号
中の水平同期信号とは逆極性になるように上記基準パル
スを一定レベルで混合する混合回路と、この混合さｎた
上記基準パルスおよび上記出力信号のうちいず匙か大き
い方の信号の大きさと上記水平同期信号の大きさとの和
に応じて上記利得側（財）回路の利得を制御する尖頭値
検出回路を具備し、上記基準パルスの後縁が、定常時に
は上記水平同期信号の後縁から所定の遅延時間となる様
に、上記水平同期信号の幅が異常に広くなった時には上
記水平同期信号の前縁から所定の期間以内に制限する様
にして、上記尖頭値検出回路に異常に大きい信号が入力
さｎるのを阻止する様に構成したことを特徴とする自動
利得制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052500A JPS58170177A (ja) | 1982-03-30 | 1982-03-30 | 自動利得制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052500A JPS58170177A (ja) | 1982-03-30 | 1982-03-30 | 自動利得制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58170177A true JPS58170177A (ja) | 1983-10-06 |
| JPH0416994B2 JPH0416994B2 (ja) | 1992-03-25 |
Family
ID=12916439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052500A Granted JPS58170177A (ja) | 1982-03-30 | 1982-03-30 | 自動利得制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58170177A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60109387A (ja) * | 1983-11-17 | 1985-06-14 | Matsushita Electric Ind Co Ltd | 自動利得制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS517819A (en) * | 1974-07-08 | 1976-01-22 | Sony Corp | Agc kairo |
| JPS5574169U (ja) * | 1978-11-16 | 1980-05-22 |
-
1982
- 1982-03-30 JP JP57052500A patent/JPS58170177A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS517819A (en) * | 1974-07-08 | 1976-01-22 | Sony Corp | Agc kairo |
| JPS5574169U (ja) * | 1978-11-16 | 1980-05-22 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60109387A (ja) * | 1983-11-17 | 1985-06-14 | Matsushita Electric Ind Co Ltd | 自動利得制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0416994B2 (ja) | 1992-03-25 |
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