JPH0432586B2 - - Google Patents

Description

【発明の詳細な説明】 (A) 発明の技術分野 本発明はビツト長可変符号発生回路、特にいわ
ゆるモデフアイド・ハフマン符号のようなビツト
長可変な符号をシリアル出力することにより、ワ
ードバウンダリを有する制御システムに対するデ
ータ・バスへのバウンダリ整合させた出力を、容
易に実行できるようにしたビツト長可変符号発生
回路に関するものである。

(B) 従来記述と問題点 例えば、フアクシミリの画像通信などにおける
帯域圧縮符号化方式として、デモフアイド・ハフ
マン符号化方式がある。該方式では、白または黒
の情報と、白または黒の連続した長さ（以下、ラ
ンレングスという）とを被符号化情報とし、発生
頻度の高いパターンについては短いビツト長によ
り、また発生頻度の低いパターンについては長い
ビツト長によつて符号化を行つて、効率よく帯域
圧縮することが行われている。

上記のようなビツト長可変符号を、制御系にお
いてシリアルに処理していく場合には、そのまま
順次処理していけばよいが、例えば制御系８ビツ
トまはた16ビツトなどのデータ単位で処理するブ
ロセツサである場合には、その８ビツトまたは16
ビツトのワードバウンダリで一連のビツト長可変
符号列を区切り、例えばデータ・バス上にパラレ
ルに出力することが必要となる。

第１図は従来の方式の回路例を示す。図中、１
は、被符号化情報レジスタ、２は変換ROM、３
はパラレル・シリアル変換器、４は有効コード長
カウンタ、５はシリアル・パラレル変換器、６は
バウンダリ・カウンタ、７はデータ・バスを表わ
す。

例えば、ランレングスなどの被符号化情報が、
被符号化情報レジスタ１に格納されると、そのラ
ンレングスに対応するアドレスによつて、変換
ROM２が参照される。変換ROM２には、変換
対象なる各ビツト長可変符号ごとに、予め被符号
化情報に対応するビツト長可変符号の内容と、そ
の各有効コード長情報とが記憶されている。この
変換ROM２に記憶されているビツト長可変符号
には、その長さに応じて、第１図中×印で示した
ようなダミー部が付加され、読み出し単位が固定
長となるようにされている。そして、変換ROM
２へのアクセスによつて、ダミー部を含む変換さ
れた符号が、パラレル・シリアル変換器３へ出力
され、その有効コード長情報が有効コード長カウ
ンタ４にセツトされる。パラレル・シリアル変換
器３では、有効コード長カウンタ４が０になるま
で、入力情報から有効部のみを抽出し、シリアル
に出力する。このシリアルな出力情報は、シリア
ル・パラレル変換器５及びバウンダリ・カウンタ
６によつ、データ・バス７のデータ幅に対応する
パラレル・データに変換される。すなわち、パウ
ンダリ・カウンタ６は、８ビツトまたはた16ビツ
トなどのデータ幅に対応するカウント値によつ
て、シリアル・バラレル変換器５にワードパウン
ダリの整合を行わしめ、制御系に報告して、ビツ
ト長可変符号をワード単位でデータ・バス７へ出
力する。なお、上記有効コード長カウンタ４が０
になつた場合には、次の被符号化情報によつて、
連続して変換ROM２がアクセスされるようにな
つている。

上記従来の方式によれば、パラレル・シリアル
変換器３のようなパラレル・データをシリアル・
データに変換する回路が必要であり、また被符号
化情報量が増加した場合、有効部が長くなり、コ
ード長の増大によつて、ハードウエア量が増大す
るという問題がある。

(C) 発明の目的と構成 本発明は上記の問題点の解決を図り、読出し専
用メモリ（ROM）からの読出しデータを、直接
シリアル化できるようにすることによつて、ビツ
ト長可変な２進符号を、単純な構成のハードウエ
アでもつて、バウンダリを有する制御システムに
整合させるようにしたビツト長可変符号発生回路
を提供することを目的としている。そのため、本
発明のビツト長可変符号発生回路は、被符号化情
報にもとづいて逐次ビツト長可変符号を生成し、
生成された一連の上記ビツト長可変符号列をワー
ドバウンダリに整合させて出力するビツト長可変
符号発生回路において、生成される上記各ビツト
長可変符号を各構成ビツトに分解し、各エントリ
毎に上記各構成ビツトの情報を、後続する構成ビ
ツト情報の格納されたアドレス情報と対にして記
憶する読出し専用メモリをそなえ、上記被符号化
情報に対応するアドレス情報または上記後続する
構成ビツト情報の格納されたアドレス情報にもと
づいて順次上記読出し専用メモリをアクセスする
よう構成し、該読出し専用メモリから抽出した上
記各構成ビツト情報をワードバウンダリに整合さ
せるようにしたことを特徴としている。以下図面
を参照しつつ説明する。

(D) 発明の実施例 第２図は本発明の一実施例構成、第３図は第２
図図示変換ROMの構成を説明するための図、第
４図は第２図図示実施例の出力例を示す。

図中、符号１，５，６，７は第１図に対応し、
１０はアドレス・シレズタ、１１は変換ROM，
１２は終端検出用ラツチ、２０は符号構成ビツト
部、２１はアドレス情報部、２２は終端フラグ部
を表わす。

本発明の場合、例えば、第２図図示の如き構成
により、例えば、モデフアイド・ハフマン方式
は、フアクシミリＧ機の圧縮・伸張方式の国際
規準となつているが、このようなビツト長可変符
号を８ビツトまたは16ビツトなどのワード単位で
データ処理する場合、被符号化情報をビツト長可
変符号に変換し、その結果をワード・バウンダリ
に整合させることが必要となる。

被符号化情報レジスタ１は、例えは画像入力に
おける白または黒の連続が変化する時点までのラ
ンレングスをカウントするランレングスカウンタ
の出力が格納されるレジスタである。このレジス
タ１の値は、変換ROM１１のアドレスを示すア
ドレス・レジスタ１０に取り込まれる。

変換ROM１１には、上記アドレス・レジスタ
１０の示すアドレスに対応する各エントリごと
に、例えば１ビツト分の符号構成ビツト部２０
と、次の符号構成ビツトが格納されているエント
リのアドレス情報が格納されているアドレス情報
部２１と、１つのビツト長可変符号についての終
端ビツトであるかどうかを示す終端フラグ部２２
とが設けられ、予め変換されるビツト長可変符号
の内容に応じて、それらの情報が格納され記憶さ
れる。

例えば、第３図イ図示の如く、被符号化情報Ａ
に対応するビツト長可変符号が、「1101」であり、
被符号化情報Ｂに対応するビツト長可変符号が、
「100100」であり、被符号化情報Ｃに対応するビ
ツト長可変符号が、「101」であつたとする。変換
ROM１１には、例えば第３図ロ図示の如く、変
換すべき符号化情報が予め格納される。被符号化
情報Ａにもとづいて、符号化する場合、第３図ロ
において、まず被符号化情報Ａに対応する先頭ア
ドレスA0から、符号構成ビツト部２０の値「１」
が取り出される。このビツトは、ビツト長可変符
号の最初の１ビツトとして出力される。このビツ
トの出力と同時に、アドレス情報部２１から、次
の１ビツトが格納されているエントリのアドレス
A1が読み出される。次に、アドレスA1のエント
リから、２番目のビツト値「１」とアドレスＡ２
とが読み出され、構成ビツト値「１」が可変符号
の２番目のビツトとして出力される。同様にアド
レスA2から構成ビツト値「０」が出力され、続
いてアドレスA3から構成ビツト値「１」が出力
される。アドレスA3のエントリの終端フラグ部
２２の内容が「１」になつているので、アドレス
A3のエントリについての処理が終わると、被符
号化情報Ａについての符号化が終了したと判定さ
れる。すなわち、被符号化情報Ａに対して、アド
レスA0，A1，A2，A3の符号構成ビツト部２０
から順次「１」，「１」，「０」，「１」が読み出され
て、シリアルに出力され、符号化が行われること
となる。なお、終端フラグ部２２によつて、終端
が検出されると、直ちに次の被符号化情報、例え
ばＢについての符号化が続けられる。被符号化情
報Ｂについては、同様にアドレスB0，B1，B2，
B3，B4，B5から、順次「１」，「０」，「０」，
「１」，「０」，「０」が出力されることとなる。被
符号化情報Ｃについても同様に、アドレスC0，
C1，C2から順次、「１」，「０」，「１」が出力され
る。

ところで、被符号化情報Ａに対応する符号
「1101」の右側の３ビツトは、被符号化情報Ｃに
対応する符号「101」に一致する。そこでこのよ
うな、場合、例えば第３図ハ図示の如く、アドレ
スA0のアドレス情報部２１にアドレスC0を格納
して、後方の符号化情報を共通化し、メモリを節
約することができる。

なお、この例では、終端クラブ部２２のフラグ
によつて、１つの符号化の終了を判定している
が、必らずしも終端フラグによらずに、例えばア
ドレス情報部２１に特殊なアドレス値を設定する
ことにより、自動的に次の符号化の処理に移行す
るようにしてもよい。

上記の如く変換ROM１１がアクセスされるこ
とにより、変換ROM１１から直接符号化情報が
シリアルに出力される。第２図図示終端検出用ラ
ツチ１２は、終端フラグ部２２の内容によつて、
アドレス・レジスタ１０へ設定されるアドレス
を、被符号化情報レジスタ１から得るか、変換
ROM１１から得るかを決定する信号を出力する
ラツチである。変換ROM１１の符号構成ビツト
部２０から順次読み出されたビツト情報は、シリ
アル・パラレル変換機５に入力される。シリア
ル・パラレル変換器５は、変換ROM１１の出力
に同期して、シリアル・データをパラレル・デー
タに変換する。パウンダリ・カウンタ６は、シリ
アル・パラレル変換器５におけるパラレル・デー
タがパウンダリと一致した時点、すなわち例えば
データ・バス７のデータ幅が８ビツトである場合
に、８をカウントした時点で、制御側（図示せ
ず）にその旨報告する。制御側は、パウンダリ・
カウンタ６からパウンダリが整合したとの報告が
あつたならば、データ・バス７を経由して、例え
ばモデフアイドハフマン符号等のワード・バウン
ダリに整合された例えば第４図図示の如きコード
列を、ワードごとに読み込むことができる。

(E) 発明の効果 以上説明した如く本発明によれば、ビツト長可
変のコードを読出し専用メモリ（ROM）から直
接シリアル出力できるので、ハードウエアが有効
コード長を意識する必要がなく、ハードウエア構
成が単純となり、物量が減少してコスト軽減する
ことができるようになる。また、被符号化情報量
の増加に対し、単にROM容量を増加させるだけ
で対処可能であり、ハードウエアへの影響を小さ
くすることができるという効果がある。

【図面の簡単な説明】

第１図は従来方式の回路例、第２図は本発明の
一実施例構成、第３図は第２図図示変換ROMの
構成を説明するための図、第４図は第２図図示の
実施例の出力例を示す。 図中、１は被符号化情報レジスタ、５はシリア
ル・パラレル変換器、６はパウンダリ・カウン
タ、７はデータ・バス、１１は変換ROM、２０
は符号構成ビツト部、２１はアドレス情報部、２
２は終端フラグ部を表わす。

Claims (1)

【特許請求の範囲】
1. １ 被符号化情報にもとづいて逐次ビツト長可変
   符号を生成し、生成された一連の上記ビツト長可
   変符号列をワードバウンダリに整合させて出力す
   るビツト長可変符号発生回路において、生成され
   る上記各ビツト長可変符号を各構成ビツトに分解
   し、各エントリ毎に上記各構成ビツトの情報を、
   後続する構成ビツト情報の格納されたアドレス情
   報と対にして記憶する読出し専用メモリをそな
   え、上記被符号化情報に対応するアドレス情報ま
   たは上記後続する構成ビツト情報の格納されたア
   ドレス情報にもとづいて順次上記読出し専用メモ
   リをアクセスするよう構成し、該読出し専用メモ
   リから抽出した上記各構成ビツト情報をワードバ
   ウンダリに整合させるようにしたことを特徴とす
   るビツト長可変符号発生回路。