JPS60117878A - ファクシミリ信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は、冗長度圧縮符号化されたファクシミリ信号処
理回路に関し、特に、ファクシミリ信号をマイクロプロ
セッサ等の処理に適するよう、該信号中のライン同期符
号（ＥＯＬ符号）をマイクロプロセッサの処理単位であ
るバイト、或はワードの境界に一致させるための回路に
関する。

口、従来技術 ファクシミリ信号の冗長度圧縮符号化方式としては、モ
ディファイド・ハフマン符号化（ＭＨ符号化）方式、ま
えは、モディファイド・リード符号化（ＭＲ符号化）方
式が国際的な標準符号化方式としてよく知られている。

これらの符号化方式は、例えば、電子通信学会編１新版
ファクシミリの基礎と応用＠（昭和５７年９月１０日発
行）に記載されている。その内容によれば、例えば、Ｍ
Ｈ符号化は、１走査線の白または黒の連続しん長さくラ
ン）を、白または黒ランの統計的出現確率に応じた可変
長符号で符号化する方式で、−走査線毎の区切には、ラ
イン同期符号（ＥＯＬ符号）が挿入される。従って、上
記のＭＨ符号化されたファクシミリ信号は、−走査線毎
にデータ量が異なることになる。

一方最近の多様な市場要求に応じるため、ファクシミリ
信号をマイクロプロセッサによって処理することが多い
。周知の如くマイクロプロセッサ等は一般に８ビツト（
バイト）或は１６ビツト（ワード）というある適当な単
位を規準に処理するのに適している。前記ＭＨ符号化フ
ァクシミリ信号の如く、ビット単位の処理が必要で、且
つ実時間処理を伴なうような処理には余り適していない
。しかし乍ら、サービスの多様性を満たすため、マイク
ロプロセッサを使用しなければならない場合は、非常に
高速なマイクロプロセッサを用いたり、或は、専用の規
模の大きいハードウェアを付加することによって上記ビ
ット処理を行なっている。

ハ１発明の目的 本発明の目的は、ファクシミリ信号中のライン同期符号
をバイトまたはワードの境界に一致させ、マイクロプロ
セッサによる処理を容易ならしめるファクシミリ信号処
理回路を提供することにある。

二０発明の構成 本発明は、冗長度圧縮符号化されたファクシミリ信号を
入力とし、ライン同期符号検出に必要なビット数（１２
ビツト）以上で、かつ、予め定めたマイクロプロセッサ
等によゐ並列処理単位ｎビット（バイト或はワード単位
等）以上のビット数を有する並列出力可能なシフトレジ
スタと、このシフトレジスタの並列出力を入力としライ
ン同期符号を検出するライン同期検出回路と、前記シフ
トレジスタへ入力されるファクシミリ信号ノビット数を
計数し、ｎ毎に初期値に戻るようにし、かつ、前記ライ
ン同期検出回路によりライン同期符号を検出する毎に初
期値に戻るよう構成した計数回路と、マイクロプロセッ
サ等を含む処理回路とを備え、前記計数回路が初期値を
とる毎に前記シフトレジスタのｎビット並列出力を処理
回路にて処理するよう構成されている。

ホ、実施例 つぎに本発明を実施例により説明する。

第１図は本発明の一実施例の回路ブロック図、第２図（
ａ）〜（ｆ＞は第１図の実施例の動作を説明するための
タイムチャートである。まず、第１図において、端子１
１を介してシフトレジスタ１に、第２図（ａ）に示す冗
長度圧縮符号化されたファクシミリ信号が入力される。

第２図（ａ）は、白１６６７ビツト（メークアップ１６
６４＋ターミネテイング３）続いて黒６１ビットの場合
の一走査線のＭＨ符号化ファクシミリ信号を表わしてお
り、ライン同期符号（ＥＯＬ）を含み、−走査線当り３
４ビツトの情報を有する。端子１１を介してシフトレジ
スタ１に入力されたこのようなファクシミリ信号は、第
１図の端子１２を介して入力されるタイミング信号に合
せて１ビット宛順次シフトし、第２図（ｂ）に示すよう
な、１２ビツトの並列出力（Ｑ、、Ｑ、。

・・・、Ｑ目）を得る。第２図（ｂ）は便宜上“０１を
白１１１を黒で表わしている。シフトレジスタ１の出力
Ｑｏ＋・・・＋　Ｑｌｌはライン同期検出回路２に入力
される。ライン同期検出回路２はＥＯＬ符号、すなわち
、（０００００００００００１）のパタンを検出し、第
２図（Ｃ）に示すようなライン同期検出信号を出力する
。このライン同期検出信号は計数回路３に入力され、計
数回路３をリセットする。一方、計数回路３は端子１２
から入力されるタイミング信号を１／８分周している。

従って、ライン同期検出信号入力毎にリセットされなが
ら第２図（ｄ）に示すような計数を行なう。そして、計
数回路３は、初期値−〇′のとき第２図（ｅ）に示すよ
うなパルスを出力する。このパルスはレジスタ４に入力
され、シフトレジスタ１のＭＳＢ側の８ビツトの出力Ｑ
４゜・・・、Ｑｌｌを記憶する。従って、レジスタ４の
出力は第２図（ｆ）に示す如く、（００，１６，２０，
１６゜８０：但し１６進数でＱ＋１をＭＳＢとしている
）となる。これは、同図（ａ）において、ＥＯＬ符号の
先頭ビットｉｈら８ビット単位に区切り、黒ターミネテ
イング符号の最後にバイト境界調整用のフィルビットを
Ｇビット追加した符号と同一であり、このような８ビッ
ト区切りのレジスタ４の出力及び前記計数回路３の出力
パルスを処理回路５に入力し、マイクロプロセッサ！＃
＝による８ビット単位の信号処理を行なうことができる
。

へ６発明の効果 以上本発明の一実施例について説明した如く、本発明に
よれば、簡単な回路を追加することによって、ライン同
期符号をバイト境界に合せることが出来、例えば、処理
回路におけるマイクロプロセッサによるライン同期符号
検出のバイト単位の処理が可能になり、マイクロプロセ
ッサの処理能力を一段と向上させることができる。しか
も、バイト境界合せのため一走査線の有意な符号の最後
に若干１０１が付加されるが、このＩＱＩ信号は冗長度
圧縮符号において無意味な信号、即ち、フィルビットと
して取扱われるためファクタきり信号の処理には例等影
響を及はさない。

なお、上述の説明はライン同期符号の位置をバイト境界
に合せる場合について説明したが、ワード境界等になっ
ても全く同様に処理できることは勿論、ＭＲ符号等につ
いても同様であることは論をまたない。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図（ａ）
〜（ｆ）は第１図のファクシミリ信号処理回路の動作を
説明するためのタイムチャートである。

Claims (1)

【特許請求の範囲】
1. 冗長度圧縮符号化されたファクシミリ信号を入力とし、
   ライン同期符号検出に必要なビット数（１２ビツト）以
   上で、かつ予め定めたマイクロプロセッサ等による並列
   処理単位ｎビット（バイト或はワード単位等）以上のビ
   ット数を有する並列出力可能なシフトレジスタと、この
   シフトレジスタの並列出力を入力としライン同期符号を
   検出するライン同期検出回路と、前記シフトレジスタへ
   入力されるファクシミリ信号のビット数を計数しｎ毎に
   初期値に戻るようにし、かつ、前記ライン同期検出回路
   によりライン同期符号を検出する毎に初期値に戻るよう
   構成した計数回路と、マイクロプロセッサ等を含む処理
   回路とを備え、前記−計数回路が初期値をとる毎に前記
   シフトレジスタのｎビット並列出力を処理回路にて処理
   するよう構成したことを特徴とするファクシミリ信号処
   理回路。