JPS58174A

JPS58174A - モノリシツク複合サイリスタ

Info

Publication number: JPS58174A
Application number: JP56099389A
Authority: JP
Inventors: Toshiyuki Fujii; 藤井　利之
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1981-06-24
Filing date: 1981-06-24
Publication date: 1983-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は一つの半導体基板に２個のサイリスタを形に
作られたものを外部接続することによって構成されてい
た。しかし、これでは実装容積−大きくなるので、上記
２つのサイリスタを個々のチップの形で形成した上で、
これらを１個のノ（ツケージに組み込んで複合サイリス
クとすることによって装置のコンノくクト化が計られて
いる。

纂１図はこの従来の複合サイ１ノスタの構成を示す断面
図で、（１）は主サイリスタ、（２）は補助サイ１ノス
タであり、主サイリスタ（１）はｐ形エミッタ（ｐ、、
）層＋ｌＩｌ　、　ｎ形ベース（ｎＢ□）層ａｉ、ｐ形
ペースペースＱ）層◇樽およびｎ杉エミッタ（ｎ　　）
層ｏ彎からなり、ｐ、１層（１１）には１１ｉ＃１ｍＪａｌ　、　ｎ　Ｉｍｊ１４）には陰極０’
ｌ　ｒ　９３１１層（１濁にはゲート極１ σ力が形成されそれぞれ陽極端子Ａ、陰極端子Ｋｌ、ゲ
ート端子Ｇ１が引出されている。ａ８）ｉｔ周知のガラ
スパッシベーション膜である。補助サイリスタ（２）も
全く同様の構成で、ｐ１□１層’ｌＪ　ｒ　ｎ　Ｂ２層
（イ）、ｐ、２層＠およびｎｍｚ　Ｊ−鱒からなり、ｐ
、２層（ロ）には陽極＠ｌ　ｎＮ２層■には陰極に）＋
　ｐＢｚ層ｎＫはゲート極（ロ）が形成され、それぞれ
陽極端子（主サイリスタと共通）　Ａ＋陰極端子に２．
ゲート電極Ｇ２が引出されている。＠はガラスパッシベ
ーション膜である。そして、この主サイリスタ（１）と
補助サイリスタ（２）とは図に一点鎖線で示すように一
つのパッケージに収容されている。

しかし、近来さらにストロボ装置の小形軽量化、史ＶＣ
は低価格化が要求され、特に比較的光量の少ないカメラ
組み込みストロボ装置用として小形複合サイリスタが要
望されている。

この発（７）は以上のような点に鑑みてなされたもので
、一枚の半導体基板内に２個のサイリスタを形成するこ
とによって小形化した複合サイリスタを提供することを
目的としている。

第２図はこの発明の一実施例を示す断面図で、従来例と
同一または相当部分は同一符号で示した。

この実施例の複合サイリスタ（３）は陽極（７）を共通
して主サイリスタと補助サイリスタとを一枚の半導体基
板に形成したもので、主サイリスタは用層Ｈｒ　ｎ、、
層（嗜。

ｐ　層０３）およびｎ１１層（１４１の４層構造からな
り、ｎ　ｍ　１層ＢＢ！表面に形成された陰極（１〜からは陰極端子に１が、Ｔ
’＋ｆａ＋＋３）表面に形成されたゲート極０ηからは
ゲート端子由が引出されている。補助サイリスタはｐｌ
□層Ｑυ、ｎ、２層（イ）。

ｐＢ２ＭＨ！３およびｎ　ｍ　２層（ハ）の４層構造か
らなり、ｎ、２層（ハ）表面に形成された陰極（ホ）か
らは陰極端子に２が、ｐ、２層（ハ）表面に形成された
ゲート極（財）からはゲート端子Ｇ２が引出されている
。各ｐｎ接合の露出端縁はガラス膜（至）および−によ
ってパッシベーションされており、ｎ　ｓｓ層（１匂と
ｎ　ｍ　ｚ層四との間はｐ形分離拡散層（３υとガラス
膜■とによつ、て電気的に分離されている。このモノリ
シック複合サイリスタ（３）も図に一点鎖線で示すよう
にパッケージに収容され各端子Ａ　ｅ　Ｋ１　＃に！　
ｅＧｌ　、Ｇ２が引出されている。

次に、この実施例の製造方法を概説する。１１１３図（
イ）〜（ホ）はその製造工程の主要段階における状態を
示す断面図で、まず、第３図（イ）Ｋ示すようにｎ形シ
リコン基板曽の第１の主面からその一部にホウ素を選択
拡散してｐ形分離拡散層６乃を形成する。

次に１１３図（ロ）に示すように、やはシ周知の拡散方
法で第１の主面部全面にｐ形層（３１ａ）を、第２の主
面部全面にｐ形層（至）を、更にそのｐ形層（至）の表
面部の一部にｎ形層−を形成し、ｐ−ｎ−ｐ−ｎ４層構
造とする。次に、菖３図（ハ）に示すように、ｎ形層（
ロ）の略中央部にその表面からｎ形層■、その下のｐ形
層（至）、更にその下のｎ形層（２）を経てｐ形分離拡
散層（ロ）に達するメサ溝（イ）を形成し、ｎ形層■。

ｐ形層（至）およびｎ形層（至）をそれぞれ２つの部分
に分割する。続いて、ｊ［３図に）に示すように、メサ
溝（転）から左右にそれぞれ所要距離離れた位置に、両
主面のｐ形層（２）および磐の互いに対応する表面部位
からｎ形層に）の一部が残る程度に各ｐｎ接合を貫いて
メサ溝（４１）を形成する。そして、第３図（ホ）に示
すように、メサ１ｌｌ−および（４１）にそれぞれガラ
スパッシベーション膜■および（至）を施し、ダイシン
グによってメサ溝（４１）の図示Ｘ−Ｘ臘部で分割する
と、ｐ形層（３１ａ）が２つの２Ｍ０層（ＩＩ）および
ｐ、２層（２）に分かれ、ｎ形層（２）がｎ　ｍ　Ｉ層
ａ四およびｎ　ｍ　２層（イ）に分かれ、ｐ形層−がｐ
、１層α場およびＩ’１２層＠に分かれ、かつｎ形層−
がｎ□層幀およびｎｍｚ層（財）に分かれ、それぞれ主
サイリスタ（１）および補助サイリスタ（２）を構成す
るようになる。これに各電極および端子をとシつけ、パ
ッケージングを施すと第２図に示したこの実施例の複合
モリシックサイリスタが得られる。

以上実施例では、ｐゲートサイリスタを陽極共通にした
形で構成したが、各部の半導体伝導形を逆にすることに
よって、ｎゲートサイリスタの陰極共通の形で構成する
こともできる。また、メサ婢ノパツシペーションには、
ガラス以外ニフェス。

酸化シリコン、窒化シリコンなどを用いることもでき、
各種代替品がめる０更に、バツケージングは複合サイリ
スタのみならず周辺回路部品も一緒にパッケージングす
れば、応用装置の小形化が促進される。

勿論、この複合サイリスタはストロボ装置用に限らず広
く他の用途にも利用できる。

以上説明したように、この発明では主サイリスタおよび
補助サイリスタを１枚の半導体基板内に形成したので複
合サイリスタを小形化することができ、これを用いた応
用回路装置の小形、軽量。

低価格化が可能で、信頼性の向上も期待できる。

【図面の簡単な説明】

第１図は従来の複合サイリスタの構成を示す断面図、第
２図はこの発明の一実施例の構成を示す断面図、＃！３
図（イ）〜（ホ）はこの実施例の製造工程の生簀段階に
おける状況を示す断面図である。図において、（”）は第１サイリスタのｐｍ層（第１伝
導形エミツタ層）、０１は第１サイリスタのｎ。層（第２伝導形ペース層の第１の部分）、Ｑ場は第１サ
イリスクのｐｍ層（第１伝導形ベース層の第１の部分）
、０４は第１サイリスタのｎ１層（第２伝導形ニオツタ
層の篤１の部分）、（２）は菖２サイリスタの９１層（
第１伝導形エミツタ）、（２）は第２サイリスタのｎ１
層（第２伝導形ベース層の第２の部分）、輪は第２サイ
リスタの９１層（第１伝導形ベース層の１１２の部分）
、（２）は第２サイリスタのｎ１層（第２伝導形エミツ
タ層の館２の部分）、（ロ）は分離領域、（３１ａ）砿
、（至）および（至）はそれぞれ両サイリスタ分離前の
ｐ１層ｐｎ１層、ｐｍ層およびｎ１層、褥はメサ溝、（
至）はガラスパッシベーション膜である。なお、図中同一符号は同一または相当部分を示す０代理人　葛針傷−（外１名）第１１第２図第゛３１′２１

Claims

【特許請求の範囲】

（１）　　第１伝導形エミツタ層、第２伝導形ベース層
、第１伝導形ペース層および第２伝導形エミツタ層が順
次重ねて形成された４層半導体構造を有し、上記第１伝
導形エミツタ層の一部から上記第２伝導形ベース層内に
突出する第１伝導形の分離領域、および上記第２伝導形
エミツタ層の表面の上記分離領域に対応する部分から上
記第２伝導形エミツタ層、上記第１伝導形ペース層およ
び上記第２伝導形ベース層を貫通して上記分離領域に達
するメサ溝が形成され、上記第１伝導形エミツタ層を共
有し上記分離領域および上記メサ溝によって電気的に分
離された上記第２伝導形ベース層、上記第１伝導形ペー
ス層および第２伝導形エミツタ層の各組１の部分からな
る第１のサイリスタと各組２の部分からなる第２のサイ
リスタとが構成されたことを％徴とするモノリシック複
合サイリスタ。
（２）　　メサ溝内面にはノ（ツシベーション膜７５玉
施されたことを特徴とする特許請求の範囲第１項１己載
のモノリシック複合サイリスタ○
（３）　　パッシベーション膜にガラス膜を用いたこと
を特徴とする特許請求の範囲第２項舊己載のモノリシッ
ク複合サイリスク。