JPS58175977A - インバ−タ回路 - Google Patents
インバ−タ回路Info
- Publication number
- JPS58175977A JPS58175977A JP57057587A JP5758782A JPS58175977A JP S58175977 A JPS58175977 A JP S58175977A JP 57057587 A JP57057587 A JP 57057587A JP 5758782 A JP5758782 A JP 5758782A JP S58175977 A JPS58175977 A JP S58175977A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- transformer
- inverter circuit
- voltage
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はトランスを利用したインバータ回路に係り、特
てトランスの磁束変化を有効に検出し、トランジスタを
破壊から保護できるようにしたインバータ回路に関する
。
てトランスの磁束変化を有効に検出し、トランジスタを
破壊から保護できるようにしたインバータ回路に関する
。
（ｂ） 従来技術と問題点
第１図乃至第３図を用いて、従来のインバータ回路を説
明する。
明する。
第１図は従来のインバータ回路の一実施例を示す図であ
る。図において、 ｇｓ Ｖｉ直流電源、１）ｔＦｉダ
イオード、 ’ｒａｌはトランジスタ、’ｒＩＦｉトラ
ンス。
る。図において、 ｇｓ Ｖｉ直流電源、１）ｔＦｉダ
イオード、 ’ｒａｌはトランジスタ、’ｒＩＦｉトラ
ンス。
１．１．ＯＩはそれぞれトランスＩＩＩ １の一次巻線
、リセット巻線、二次巻線である。
、リセット巻線、二次巻線である。
第２図は、定常動作時のトランスＴ１の磁束密度Ｂ−磁
界Ｈ％性曲線である。図において縦軸Ｂけ磁束密度、横
軸Ｈに磁界である。
界Ｈ％性曲線である。図において縦軸Ｂけ磁束密度、横
軸Ｈに磁界である。
第３図は第１図に示すインバータ回路の動作説明図であ
る。同図（ａ）はトランジスタＴＲ１のペース電圧ＶＢ
ｒ （ｂ）ｔｊ ） ラ７スＴｌ ｃ）−次巻線Ｏ電圧
ＶＩ 、 （ｃ）はトランジスタＴＲＩのコレクタ電
流Ｉｃ 、 （ｄ）Ｆｉダイオード１−）ｌの電流ＩＤ
、の波形をそれぞれ示す。
る。同図（ａ）はトランジスタＴＲ１のペース電圧ＶＢ
ｒ （ｂ）ｔｊ ） ラ７スＴｌ ｃ）−次巻線Ｏ電圧
ＶＩ 、 （ｃ）はトランジスタＴＲＩのコレクタ電
流Ｉｃ 、 （ｄ）Ｆｉダイオード１−）ｌの電流ＩＤ
、の波形をそれぞれ示す。
トランジスタＴＲ，１のベースに電圧ＶＪ３が加わり。
トランジスタＴＲ１がオン状態になると、入力電圧Ｅｌ
がトランスＴ１の一次巻線工に位加され、トランスＴ１
の磁束密度Ｂは第２図に示すＢ−Ｈ％性曲線のａ点から
ｂ点に移動する。そして、トランスＴ１の二次巻線１［
Ｋ：電圧を誘起する。このときトランジスタ几ｌのコレ
クタには電流Ｉｃが流れる。
がトランスＴ１の一次巻線工に位加され、トランスＴ１
の磁束密度Ｂは第２図に示すＢ−Ｈ％性曲線のａ点から
ｂ点に移動する。そして、トランスＴ１の二次巻線１［
Ｋ：電圧を誘起する。このときトランジスタ几ｌのコレ
クタには電流Ｉｃが流れる。
その後、トランジスタＴ）Ｌｌのベースに電圧が加わら
なくなると、トランジスタＴＲＩはオフ状態となり。
なくなると、トランジスタＴＲＩはオフ状態となり。
入力電圧Ｅ１ｊニドランスＴ１の一次巻４１１に印加さ
れなくなる。このように、トランジスタＴＲ１がオフ状
態になると、トランジスタＴＲＩがオン状態の時にトラ
ンスＴ！に蓄えられたエネルギーによりダイオードＤ五
がオンになるようにトランジスタ’ｆ３の巻線Ｈに電圧
が発生し、この電圧は入力電圧Ｅｌでクランプされる。
れなくなる。このように、トランジスタＴＲ１がオフ状
態になると、トランジスタＴＲＩがオン状態の時にトラ
ンスＴ！に蓄えられたエネルギーによりダイオードＤ五
がオンになるようにトランジスタ’ｆ３の巻線Ｈに電圧
が発生し、この電圧は入力電圧Ｅｌでクランプされる。
この時、電流はダイオードＤ１−トランスＴ１のリセッ
ト巻線■−人力電源Ｅｌ ｔ−通って流れ、トランスＴ
１の磁束密度は第２図に示すＢ−Ｈ特性のｂ点からａ点
へ移動し、トランスＴＩ Ｆｉミリセットれる。そして
、トランスＴＩの磁束密度が、第２図に示すＢ−Ｈ％性
のａ点に達するとトランスＴ１のリセットは完了１７０
次にトランジスタＴＲｌかオンになるまでこの状礫で待
機する。
ト巻線■−人力電源Ｅｌ ｔ−通って流れ、トランスＴ
１の磁束密度は第２図に示すＢ−Ｈ特性のｂ点からａ点
へ移動し、トランスＴＩ Ｆｉミリセットれる。そして
、トランスＴＩの磁束密度が、第２図に示すＢ−Ｈ％性
のａ点に達するとトランスＴ１のリセットは完了１７０
次にトランジスタＴＲｌかオンになるまでこの状礫で待
機する。
以後、このインバータ回路は、上記動作を繰り返す。こ
の動作状態の各部波形を第３図に示す。
の動作状態の各部波形を第３図に示す。
しかしながら、かかる従来のインバータ回路は。
以下の欠点を生じる。
すなわち、トランスＴ１のリセットが完了しないうちに
、トランジスタＴＲＩがオンになると、トランスＴＩＦ
ｉ飽和し、トランジスタ’ｒＥＬｔに過大電流が流ね１
．トランジスタＴＲＩ Ｆｉ、破壊される。
、トランジスタＴＲＩがオンになると、トランスＴＩＦ
ｉ飽和し、トランジスタ’ｒＥＬｔに過大電流が流ね１
．トランジスタＴＲＩ Ｆｉ、破壊される。
これを防止するために従来では、トランスＴ１のリセッ
ト時間全確保するために、トランジスタＴＲＩの駆動電
圧ＶＢのデッドタイムコントロール全行い。
ト時間全確保するために、トランジスタＴＲＩの駆動電
圧ＶＢのデッドタイムコントロール全行い。
第３図に示すＴＤの時間、トランジスタＴＲＩは必ずオ
フ状態になるよう制御していた。しかしながら。
フ状態になるよう制御していた。しかしながら。
上記デッドタイムコントロールを行うデッドタイムコン
トロール回路は比較的複雑であり、ま之各素子の特性に
ばらつきがある場合には、その度、微調整をする必要が
あり、コストアップになるという欠点があった。
トロール回路は比較的複雑であり、ま之各素子の特性に
ばらつきがある場合には、その度、微調整をする必要が
あり、コストアップになるという欠点があった。
（Ｃ） 発明の目的
本発明は、かかる従来のインバータ回路の欠点を除去す
るもので、デッドタイムコントロール回路を必要とせず
、かつ素子の特性のばらつきの影響金堂けないようにし
、構成が簡単でかつ、安価なインバータ回路を提供する
ことを目的とする。
るもので、デッドタイムコントロール回路を必要とせず
、かつ素子の特性のばらつきの影響金堂けないようにし
、構成が簡単でかつ、安価なインバータ回路を提供する
ことを目的とする。
（ｄ）発明の構成
本発明は、かかる目的を達成するために、直流電源にス
イッチングトランジスタのコレクタ・エミッタ全弁して
接続される一次巻線を有し、かつ該直流電源に第１のダ
イオードを介して接続されるリセット巻線を有するトラ
ンスを持つインバータ回路において、該スイッチングト
ランジスタのベース・エミッタ間に第２のダイオードを
挿入して、該スイッチングトランジスタのオフ時の逆起
電力により生じる電流をバイパスすることを特徴とする
ものである。
イッチングトランジスタのコレクタ・エミッタ全弁して
接続される一次巻線を有し、かつ該直流電源に第１のダ
イオードを介して接続されるリセット巻線を有するトラ
ンスを持つインバータ回路において、該スイッチングト
ランジスタのベース・エミッタ間に第２のダイオードを
挿入して、該スイッチングトランジスタのオフ時の逆起
電力により生じる電流をバイパスすることを特徴とする
ものである。
←）発明の実施例
第４図乃至＄７図金剛いて本発明のインバータ回路の一
実施例を詳説する。
実施例を詳説する。
第４図は０本発明のインバータ回路の一実施例を示す図
である。図において、第１図と同一記号を付したものは
、同一素子を示しｔＤ”はダイオードである。
である。図において、第１図と同一記号を付したものは
、同一素子を示しｔＤ”はダイオードである。
第５図は１本発明のインバータ回路をスイッチングトラ
ンジスタの駆動回路に適用した構成例を示す図である。
ンジスタの駆動回路に適用した構成例を示す図である。
図Ｖこおいて、 ＴＲ２はトランジスタ、Ｒ１は抵抗で
ある。
ある。
第６図は９本発明のインバータ回路ｋｌ）（”／ＤＣコ
ンバータに適用した構成例を示す図である。図において
、１）３及びＤ４はダイオードＩＣＩはコンデンサ、Ｌ
ＩＦｉコイル、ＲＬは負荷抵抗である。
ンバータに適用した構成例を示す図である。図において
、１）３及びＤ４はダイオードＩＣＩはコンデンサ、Ｌ
ＩＦｉコイル、ＲＬは負荷抵抗である。
第７図は１本発明のインバータ回路の他の実施例を示す
図である。図においてｅＤｓ及びＤ６はダイオード、
Ｔ）（，３はトランジスタ、Ｔ２Ｉ′ｉトランス。
図である。図においてｅＤｓ及びＤ６はダイオード、
Ｔ）（，３はトランジスタ、Ｔ２Ｉ′ｉトランス。
ＴＯ劃側ｒｍ”＝’ｉそれぞれトランスＴ２の一次巻線
、リセット巻線、二次巻線である。
、リセット巻線、二次巻線である。
まず第４図を用いて１本発明のインバータ回路の基本動
作を説明する。
作を説明する。
トランジスタＴＲ，１のベースＫｇ圧ＶＢが加わると従
来のインバータ回路と同様な動作を行う。すなわチ、ト
ランジスタＴＲ＋のベースに：重下Ｖ１１が加わり。
来のインバータ回路と同様な動作を行う。すなわチ、ト
ランジスタＴＲ＋のベースに：重下Ｖ１１が加わり。
トランジスタＴＲ１がオン状態になると、入力電圧Ｅｌ
がトランスＴ１の一次巻線工に印加され、トランスＴ１
の磁束密度Ｂは第２図に示すＢ−Ｈ％性のａ点からｂ点
に移動する。そして、トランスＴｒの二次巻線に電圧全
誘起する。
がトランスＴ１の一次巻線工に印加され、トランスＴ１
の磁束密度Ｂは第２図に示すＢ−Ｈ％性のａ点からｂ点
に移動する。そして、トランスＴｒの二次巻線に電圧全
誘起する。
その後、トランジスタＴＲ１のベースに電圧が加わらな
くなると、トランジスタＴＲＩＦｉオフ状態となり。
くなると、トランジスタＴＲＩＦｉオフ状態となり。
入力電圧Ｅ１はトランスＴ１の一次巻線に印加されなく
なる。このとき、′ハ流は、ダイオードＤ２−ダイオー
ドＤ！−トランスＴ１のリセット巻線１−人力電源Ｅ１
全通って流れる。
なる。このとき、′ハ流は、ダイオードＤ２−ダイオー
ドＤ！−トランスＴ１のリセット巻線１−人力電源Ｅ１
全通って流れる。
今、トランスＴ１のリセット期間中に、トランジスタＴ
ＲＩのベースにオン電圧ＶＢが印加されたとする。しか
しながら、トランジスタＴＲＩ：ダイオードＤ２の順方
向電圧降下により、逆方向にバイアスされているため、
トランジスタＴＲ，１けオン状態となることはない。従
って、トランスＴ１のリセット期間中にトランジスタＴ
ＲＩがオン状態となることはないため、トランジスタＴ
Ｒ１を破壊から保換することができる。
ＲＩのベースにオン電圧ＶＢが印加されたとする。しか
しながら、トランジスタＴＲＩ：ダイオードＤ２の順方
向電圧降下により、逆方向にバイアスされているため、
トランジスタＴＲ，１けオン状態となることはない。従
って、トランスＴ１のリセット期間中にトランジスタＴ
ＲＩがオン状態となることはないため、トランジスタＴ
Ｒ１を破壊から保換することができる。
ここで９本発明のインバータ回路をスイッチングトラン
ジスタの駆動回路に適用する場合（は、第５図に示すよ
うに構成することにより実現できる。また９本発明のイ
ンバータ回路ｔＤｃ／ＤＣコンバータおして使用する場
合には、トランスＴ１の二次巻線■に第６図に示すよう
にダイオードＤ：１．Ｄ４ 、コイルＬｌ、コンデン
サＣＩからなる平ｆ＃回路を設けることにより実現でき
る。
ジスタの駆動回路に適用する場合（は、第５図に示すよ
うに構成することにより実現できる。また９本発明のイ
ンバータ回路ｔＤｃ／ＤＣコンバータおして使用する場
合には、トランスＴ１の二次巻線■に第６図に示すよう
にダイオードＤ：１．Ｄ４ 、コイルＬｌ、コンデン
サＣＩからなる平ｆ＃回路を設けることにより実現でき
る。
また９本発明のインバータ回路の他の実施例として、Ｐ
ＮＰ型トランジスタを用いてインバータ回路を構成する
場合には、第７図に示す構成にすることにより、トラン
スＴ２のリセット期間中に、ｈランラスタＴＲ，Ｊのベ
ースにオン電圧が印加されても、トランジスタＴＲ，３
が破壊するのを防止することができる。尚、ここでは、
トランジスタＴＲ３のオン電圧として、負の電圧、すな
わち−Ｖｎ１）用いるものとする。
ＮＰ型トランジスタを用いてインバータ回路を構成する
場合には、第７図に示す構成にすることにより、トラン
スＴ２のリセット期間中に、ｈランラスタＴＲ，Ｊのベ
ースにオン電圧が印加されても、トランジスタＴＲ，３
が破壊するのを防止することができる。尚、ここでは、
トランジスタＴＲ３のオン電圧として、負の電圧、すな
わち−Ｖｎ１）用いるものとする。
このＰＮＰＷ）う／ジスタを用すた場合におじでも。
トランスＴ２の二次巻線に平滑回路を設けることにより
、ＤＣ／ＤＣコンバータを構成することができ。
、ＤＣ／ＤＣコンバータを構成することができ。
また、スイッチングトランジスタの駆動回路に適用する
ことができるものである。
ことができるものである。
尚、コこでは、スイッチ素子として、トランジスタを用
い友場合を説明したが、ＭＯＳ−電界効果トランジスタ
（ＭＯＳ−ＦＥＴ）を便用した場合においても１本発明
が適用できることはいうまでもない。
い友場合を説明したが、ＭＯＳ−電界効果トランジスタ
（ＭＯＳ−ＦＥＴ）を便用した場合においても１本発明
が適用できることはいうまでもない。
（ｂ） 発明の効果
以上、詳細に説明した如く９本発明のインバータ回路に
よれば、デッドタイムコントロール回路全必要としない
ため、構成全簡単化することができるとともにコストダ
ウン化を図ることができるという効果が得られる。また
、デットリイムコントロールのための微調整を省略する
ことができるという効果も得ることができる。
よれば、デッドタイムコントロール回路全必要としない
ため、構成全簡単化することができるとともにコストダ
ウン化を図ることができるという効果が得られる。また
、デットリイムコントロールのための微調整を省略する
ことができるという効果も得ることができる。
第１図は従来のインバータ回路の一実施例を示す図。
第２図は定常動作時のトランスＴ１のＢ−Ｈ特性曲線。
第３図ｉｌｊ第１図に示すインバータ回路の動作説明図
。 第４図社木発明のインバータ回路の一実施例を示す図。 第５図は本発明のインバータ回路をスイッチングトラン
ジスタの駆動回路に適用した構成例を示す図、第６図は
本発明のインバータ回路ｔ−ＤＣ／ＤＣコンノく一タに
適用した構成例を示す図、第７図は本発明のインバータ
回路の他の！ｉ！施例を示す図である。 茅ｌＩ２］ 芽 ２ 固 芽３図 ７二 矛４圀
。 第４図社木発明のインバータ回路の一実施例を示す図。 第５図は本発明のインバータ回路をスイッチングトラン
ジスタの駆動回路に適用した構成例を示す図、第６図は
本発明のインバータ回路ｔ−ＤＣ／ＤＣコンノく一タに
適用した構成例を示す図、第７図は本発明のインバータ
回路の他の！ｉ！施例を示す図である。 茅ｌＩ２］ 芽 ２ 固 芽３図 ７二 矛４圀
Claims (1)
- 直流電源にスイッチングトランジスタのコレクタ・エミ
ッタを介して接続される一次巻線を有し、かつ該直流電
源に第１のダイオードを介して接続されるリセット巻線
を有するトランスを持つインバ−タ回路において、該ス
イッチングトランジスタのペース・エミッタ間に第２０
ダイオードを挿入して、該スイッチングトランジスタの
オフ時の逆起電力により生じる電流をバイパスすること
を特徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057587A JPS58175977A (ja) | 1982-04-07 | 1982-04-07 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057587A JPS58175977A (ja) | 1982-04-07 | 1982-04-07 | インバ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58175977A true JPS58175977A (ja) | 1983-10-15 |
| JPH0221231B2 JPH0221231B2 (ja) | 1990-05-14 |
Family
ID=13059973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57057587A Granted JPS58175977A (ja) | 1982-04-07 | 1982-04-07 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58175977A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60106368A (ja) * | 1983-11-11 | 1985-06-11 | Tokyo Electric Co Ltd | 複写機の除電用高圧電源装置 |
| US4609980A (en) * | 1985-03-05 | 1986-09-02 | Tektronix, Inc. | Switching power supply with transistor drive circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0547196U (ja) * | 1991-12-05 | 1993-06-22 | 山陽国策パルプ株式会社 | 木質床材 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48313U (ja) * | 1971-05-28 | 1973-01-06 |
-
1982
- 1982-04-07 JP JP57057587A patent/JPS58175977A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48313U (ja) * | 1971-05-28 | 1973-01-06 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60106368A (ja) * | 1983-11-11 | 1985-06-11 | Tokyo Electric Co Ltd | 複写機の除電用高圧電源装置 |
| US4609980A (en) * | 1985-03-05 | 1986-09-02 | Tektronix, Inc. | Switching power supply with transistor drive circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221231B2 (ja) | 1990-05-14 |
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