JPS5817619A - パタ−ン形成方法 - Google Patents
パタ−ン形成方法Info
- Publication number
- JPS5817619A JPS5817619A JP56115786A JP11578681A JPS5817619A JP S5817619 A JPS5817619 A JP S5817619A JP 56115786 A JP56115786 A JP 56115786A JP 11578681 A JP11578681 A JP 11578681A JP S5817619 A JPS5817619 A JP S5817619A
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- JP
- Japan
- Prior art keywords
- film
- etching
- electrode
- etched
- tapered
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は／９ターン形成方法に関し、特に半導体装置の
多層配線・９ターンの形成に適した方法に係る。
多層配線・９ターンの形成に適した方法に係る。
一般に、半導体装置の艇速においては、下地基板に種々
の段差が生じている九め、この段差上に配線ノ臂ターン
を形成する場合、前記段差が大きく、かつ急峻であると
、該配線・９ターンに段切れ不良を生じる。したがって
、半導体基板の段差部にテーノ量を付けることが望まれ
ている。
の段差が生じている九め、この段差上に配線ノ臂ターン
を形成する場合、前記段差が大きく、かつ急峻であると
、該配線・９ターンに段切れ不良を生じる。したがって
、半導体基板の段差部にテーノ量を付けることが望まれ
ている。
このようなことから、段差部にチー／ぐを付ける方法と
して、従来から湿式タイプの工、チング法を採用するこ
とが行なわれている。例えば、被エツチング膜の上層部
Ｉｌｃ該膜よシも工、チング速度の大きい材料膜を薄く
被着させ、この上にレジストノ！ターンを形成して湿式
１．チングすることによシテー・９状の段差を有する・
母ターンを形成する方法、或いはエツチング液中に界面
活性剤等管添加してレジスト／ＩＦターンと被工、テン
グ膜との密着性をテーパ状の段差を有するパターンを形
成する方法等がある。しかしながら、これら湿式１．チ
ング法はノ臂ターン精度等の点で問題があシ、これに代
って半導体装置に微細化に有効なドライエ、チング法が
主力になシつつある。ところが、かかるドライエ、チン
グ法ではテーパ状の段差を有するノナターンの形成が困
難となる。
して、従来から湿式タイプの工、チング法を採用するこ
とが行なわれている。例えば、被エツチング膜の上層部
Ｉｌｃ該膜よシも工、チング速度の大きい材料膜を薄く
被着させ、この上にレジストノ！ターンを形成して湿式
１．チングすることによシテー・９状の段差を有する・
母ターンを形成する方法、或いはエツチング液中に界面
活性剤等管添加してレジスト／ＩＦターンと被工、テン
グ膜との密着性をテーパ状の段差を有するパターンを形
成する方法等がある。しかしながら、これら湿式１．チ
ング法はノ臂ターン精度等の点で問題があシ、これに代
って半導体装置に微細化に有効なドライエ、チング法が
主力になシつつある。ところが、かかるドライエ、チン
グ法ではテーパ状の段差を有するノナターンの形成が困
難となる。
即チ、等方性エツチングであるプラズマエツチングの場
合、第１図に示す如く基板１上に被覆され、マスク材（
例えばレゾストノ臂ターン）２から露出した被エツチン
グ膜は等方的にエツチングが進行する丸め、第１図の如
くジャストエツチングにおいては端面３に若干チーｉ４
がついたツヤターン４を形成できる。しかしながら、実
際には、このジャストエツチングが難しく、Ｍ板全面で
のエツチングムラをカバーするために％ある程度のオー
バエツチングをしなければならず、第２図に示す如く端
面３′が垂直に近いツヤターン４′となりてしまり。ま
た、かかる等方性エツチングではエツチングのムラやオ
ーバが直接、ノ帯ターン寸法に影４９するため、寸法精
度の厳しいパターンにおいては、等方性エツチングの使
用は不向きとなる。
合、第１図に示す如く基板１上に被覆され、マスク材（
例えばレゾストノ臂ターン）２から露出した被エツチン
グ膜は等方的にエツチングが進行する丸め、第１図の如
くジャストエツチングにおいては端面３に若干チーｉ４
がついたツヤターン４を形成できる。しかしながら、実
際には、このジャストエツチングが難しく、Ｍ板全面で
のエツチングムラをカバーするために％ある程度のオー
バエツチングをしなければならず、第２図に示す如く端
面３′が垂直に近いツヤターン４′となりてしまり。ま
た、かかる等方性エツチングではエツチングのムラやオ
ーバが直接、ノ帯ターン寸法に影４９するため、寸法精
度の厳しいパターンにおいては、等方性エツチングの使
用は不向きとなる。
これに対し、本発明者は上記問題を克服すべく鋭意研究
を重ねた結果、基板上の被エツチング膜をマスク材を用
いてエツチングする際、始めに等方性エツチングで処理
してマスク材から露出する被エツチング膜の一部が残る
ようにエツチングして端面をチー・膏にした後、非等方
性エツチング、（例えばリアヶティプイオンエ。
を重ねた結果、基板上の被エツチング膜をマスク材を用
いてエツチングする際、始めに等方性エツチングで処理
してマスク材から露出する被エツチング膜の一部が残る
ようにエツチングして端面をチー・膏にした後、非等方
性エツチング、（例えばリアヶティプイオンエ。
チング）で処理して残存した薄い被エツチング膜を完全
に除去することによって、テーノ臂の付いた断面形状を
有し、かつ寸法精度の良好な・９ターンを形成し得る方
法を見い出した。
に除去することによって、テーノ臂の付いた断面形状を
有し、かつ寸法精度の良好な・９ターンを形成し得る方
法を見い出した。
すなわち、本発明は基板上に被エツチング膜を被着する
工程と、この被エツチング膜上にマスク材を選択的に形
成する工程と、このマスク材を用いて前記基エツチング
膜を少なくともマスク材から露出する部分に薄い被エツ
チング膜が残存するように等方性エツチングを行なう工
程と、前記マスク材を用いて露出する残在した薄い被エ
ツチング膜を非等方性エツチングにょル完全に除去する
工程とを具１藷したことを特徴とするものである。
工程と、この被エツチング膜上にマスク材を選択的に形
成する工程と、このマスク材を用いて前記基エツチング
膜を少なくともマスク材から露出する部分に薄い被エツ
チング膜が残存するように等方性エツチングを行なう工
程と、前記マスク材を用いて露出する残在した薄い被エ
ツチング膜を非等方性エツチングにょル完全に除去する
工程とを具１藷したことを特徴とするものである。
本発明に用いる基板としては、例えばｐ型もしくはｍ型
のシリコン基板、シリコン基板上に工♂り中シャル層を
成長させた基板、或いはサファイアナトの絶縁基板上に
エビタ中シャル層を成長させた基体等を挙げることがで
きる。
のシリコン基板、シリコン基板上に工♂り中シャル層を
成長させた基板、或いはサファイアナトの絶縁基板上に
エビタ中シャル層を成長させた基体等を挙げることがで
きる。
本発明に用いる被エツチング膜としては、例えばｒ−）
電極や配線となる本綿物Ｐ−プ多結晶シリコン膜、金属
シリサイド膜、もしくはｍ、ｐｔ、ｗなどの金属膜、又
は層間絶縁膜やノ９ツシペーシーン膜となるＣＶＤ −
５ｔｏ２ＪｌＫ、燐硅化ガラス膜（ＰＳＧ膜）、シリコ
ン窒化膜、アルンナ膜等を挙げる仁とができる。
電極や配線となる本綿物Ｐ−プ多結晶シリコン膜、金属
シリサイド膜、もしくはｍ、ｐｔ、ｗなどの金属膜、又
は層間絶縁膜やノ９ツシペーシーン膜となるＣＶＤ −
５ｔｏ２ＪｌＫ、燐硅化ガラス膜（ＰＳＧ膜）、シリコ
ン窒化膜、アルンナ膜等を挙げる仁とができる。
本発明における等方性エツチングは／４ターンの端面（
段差部）をチー／ｌ状にするために行なうものである。
段差部）をチー／ｌ状にするために行なうものである。
かかる等方性エツチングとしては例えばグッズマエッチ
ング法を挙げることができる。
ング法を挙げることができる。
本発明における非等方性エツチングは、マスク材に忠実
な高精度のパターンを形成するために行なう。かかるエ
ツチング手段としては、例えばリアクティブイオンエツ
チング、反応性イオンビームエツチング等を挙げること
ができる・次に、本発明のパターン形成方法を２層ｒ
−ト構造を有するＭＯＳダイナミ、りＲＡＭに適用した
例について第３図（ａ）〜（・）を参照して説明する。
な高精度のパターンを形成するために行なう。かかるエ
ツチング手段としては、例えばリアクティブイオンエツ
チング、反応性イオンビームエツチング等を挙げること
ができる・次に、本発明のパターン形成方法を２層ｒ
−ト構造を有するＭＯＳダイナミ、りＲＡＭに適用した
例について第３図（ａ）〜（・）を参照して説明する。
実施例
〔１〕まず、ｐ型シリコン基板１１に素子領域を分離す
る九めの厚さ１μｍのフィールド酸化膜１２を選択酸化
法によ〕形成した後、１０００℃のドライ酸素雰囲気中
で熱酸化処理してキヤ・ヤシタ予定領域に厚さ３００Ｘ
のシリコン酸化膜１３を成長した拳つづいて、制御ｆ−
）電極となる厚さ４００ Ｇ ！、 リン濃度Ｉ Ｘ
１０”／ｃＩ１１５のリンドーゾ多結晶シリコン膜１
４を全面に堆積した後、制御ダート電極形成予定部上に
写真蝕刻法によシレジスト・り−７１５を形成した（第
３図（、）図示）。
る九めの厚さ１μｍのフィールド酸化膜１２を選択酸化
法によ〕形成した後、１０００℃のドライ酸素雰囲気中
で熱酸化処理してキヤ・ヤシタ予定領域に厚さ３００Ｘ
のシリコン酸化膜１３を成長した拳つづいて、制御ｆ−
）電極となる厚さ４００ Ｇ ！、 リン濃度Ｉ Ｘ
１０”／ｃＩ１１５のリンドーゾ多結晶シリコン膜１
４を全面に堆積した後、制御ダート電極形成予定部上に
写真蝕刻法によシレジスト・り−７１５を形成した（第
３図（、）図示）。
（ｉｉ）次いで、シリコン基板１ノをエツチング装置の
真空チャンバ円に入れ、チャンバＶ′３ｔ−ＣＦ４：０
２がｌ：ｌでＱ、 ｌ Ｔｏｒｒの雰囲気にし、１３．
５６ＭＨ，の高周波を印加してレゾストノ母ターン１５
から露出するリンドーグ多結晶シリコン膜１４を３０秒
間！ラズマエ、チングシタ、この時、レノスト／々ター
ン１５下のリンドーグ多Ｍ晶シｌＪ：ｒン膜１４が等方
的にエツチングされチーΔ状となると共にレジストノナ
ターン１５がら露出する部分に厚さ約８００Ｘの多結晶
シリコン膜１４′が残存した（第３図（ｂ）図示）、つ
づいて真空チャ７２円の雰囲気をＣＢｒ、 ？、 ：
Ｃｔ２がｌ：３て０． Ｉ Ｔ＠ｒｔに変え、反応性イ
オンエツチングを２分３０秒間行なった。この時、第３
図（、）に示す如くレジストパターン１５から霧出する
残存多結晶シリコン膜１４′のみが完全にエツチング除
去され、略端面１６全体ＩＥりぐ状をなす制御ｒ−）電
極１７が形成され友。
真空チャンバ円に入れ、チャンバＶ′３ｔ−ＣＦ４：０
２がｌ：ｌでＱ、 ｌ Ｔｏｒｒの雰囲気にし、１３．
５６ＭＨ，の高周波を印加してレゾストノ母ターン１５
から露出するリンドーグ多結晶シリコン膜１４を３０秒
間！ラズマエ、チングシタ、この時、レノスト／々ター
ン１５下のリンドーグ多Ｍ晶シｌＪ：ｒン膜１４が等方
的にエツチングされチーΔ状となると共にレジストノナ
ターン１５がら露出する部分に厚さ約８００Ｘの多結晶
シリコン膜１４′が残存した（第３図（ｂ）図示）、つ
づいて真空チャ７２円の雰囲気をＣＢｒ、 ？、 ：
Ｃｔ２がｌ：３て０． Ｉ Ｔ＠ｒｔに変え、反応性イ
オンエツチングを２分３０秒間行なった。この時、第３
図（、）に示す如くレジストパターン１５から霧出する
残存多結晶シリコン膜１４′のみが完全にエツチング除
去され、略端面１６全体ＩＥりぐ状をなす制御ｒ−）電
極１７が形成され友。
Ｃ１１ｉ〕次いで、制御ｒ−ト電極１７をマスクとして
トランジスタ部の熱酸化膜（図示せず）をエツチングし
、更に８００Ｃのクエ、ト酸素雰囲気中で熱酸化処理し
た。この時、第３図（ｄ）に示す如く制御ｒ−）電極１
７の周囲に層間絶縁膜１８が形成されると共に該電極１
１の端面１６の層間絶縁膜１８部分はオーバハングのな
い良好なテーノ譬状となった。つづいて厚さ４０００Ｘ
のモリブデンシリサイド膜を堆積し、こレヲ／＃ターニ
ングしてキャノ譬シタ電極１９を形成し７？：（第３図
（−図示）。その後、常法に従ってＭＯ８）ランジスタ
の形成、コンタクトホールの開孔、Ａｔ配線の形成を行
なってＭＯＢダイナミック勧Ｍを装造した・ しかして、本発明によれば制御ｒ−）電極の形成に除し
て等方性エツチング法と非等方性工、チング法を組合わ
せてリンドーグ多結晶シリコン１４全Δターニングする
ことによってテーノ母状の端面１６を有すると共にレジ
スト・９ターフ１５に忠実な高精度の制御ダート電極１
１を形成できる。その結果、該電極１７の熱酸化によ多
形成された層間絶縁膜１８は区電極１１の端面に対応す
る部分がオーバハング構造とならずテーノ臂状となシ、
こζを横切るキャーシタ電極１９の段切れを防止できる
。したがって微細で高信頼性のＭＯＳダイナミ、りＲＡ
Ｍ ’ｉ得ることができる。
トランジスタ部の熱酸化膜（図示せず）をエツチングし
、更に８００Ｃのクエ、ト酸素雰囲気中で熱酸化処理し
た。この時、第３図（ｄ）に示す如く制御ｒ−）電極１
７の周囲に層間絶縁膜１８が形成されると共に該電極１
１の端面１６の層間絶縁膜１８部分はオーバハングのな
い良好なテーノ譬状となった。つづいて厚さ４０００Ｘ
のモリブデンシリサイド膜を堆積し、こレヲ／＃ターニ
ングしてキャノ譬シタ電極１９を形成し７？：（第３図
（−図示）。その後、常法に従ってＭＯ８）ランジスタ
の形成、コンタクトホールの開孔、Ａｔ配線の形成を行
なってＭＯＢダイナミック勧Ｍを装造した・ しかして、本発明によれば制御ｒ−）電極の形成に除し
て等方性エツチング法と非等方性工、チング法を組合わ
せてリンドーグ多結晶シリコン１４全Δターニングする
ことによってテーノ母状の端面１６を有すると共にレジ
スト・９ターフ１５に忠実な高精度の制御ダート電極１
１を形成できる。その結果、該電極１７の熱酸化によ多
形成された層間絶縁膜１８は区電極１１の端面に対応す
る部分がオーバハング構造とならずテーノ臂状となシ、
こζを横切るキャーシタ電極１９の段切れを防止できる
。したがって微細で高信頼性のＭＯＳダイナミ、りＲＡ
Ｍ ’ｉ得ることができる。
なお、リンドーノ多結晶シリコン膜１４０等方性工、チ
ンダ（プラズマエッチング）は上記実施例の如くレジス
トパターン１５から無比する部分に厚さ８００Ｘの多結
晶シリコン膜１４′を残存させるように行なう場合に限
定されない。
ンダ（プラズマエッチング）は上記実施例の如くレジス
トパターン１５から無比する部分に厚さ８００Ｘの多結
晶シリコン膜１４′を残存させるように行なう場合に限
定されない。
例えば、第４図（、）に示す如くプラズマエツチング時
間を短かくして残存多結晶シリコン膜１４″を厚くして
もよい。この場合、プラズマエツチング後に反応性イオ
ンエツチング処理を行なう仁とによって、第４図（ｂ）
に示す如く端面１６′が実施例のものよシややテーパが
小さい制御ダート電極１７′が形成される。ｉた、第５
図（ａ）に示す如くグラズｉエツチング時間を長くして
残存多結晶シリコン膜１４１１１を薄くしてもよい。こ
Ｏ場合、プラズマエツチング後に反応性イオンエツチン
グを行なうことによって、第５図（ｂ）に示す如く端面
１６′が実施例のものよシテー／４’が大きいが、やや
精度の点で劣る制御ｆ−）電極１１′が形成される。
間を短かくして残存多結晶シリコン膜１４″を厚くして
もよい。この場合、プラズマエツチング後に反応性イオ
ンエツチング処理を行なう仁とによって、第４図（ｂ）
に示す如く端面１６′が実施例のものよシややテーパが
小さい制御ダート電極１７′が形成される。ｉた、第５
図（ａ）に示す如くグラズｉエツチング時間を長くして
残存多結晶シリコン膜１４１１１を薄くしてもよい。こ
Ｏ場合、プラズマエツチング後に反応性イオンエツチン
グを行なうことによって、第５図（ｂ）に示す如く端面
１６′が実施例のものよシテー／４’が大きいが、やや
精度の点で劣る制御ｆ−）電極１１′が形成される。
以上詳述した如く、本発明によればチー・ぐの付いた断
面形状を有し、かつ寸法精度の良好なノ母ターンを形成
でき、もって半導体装置の第１層電極配線等の形成に適
用した場合、この上を横切る第２層−極配線を段切れを
防止でき、高信頼性と高集積化を達成できる等顕著な効
果を有する。
面形状を有し、かつ寸法精度の良好なノ母ターンを形成
でき、もって半導体装置の第１層電極配線等の形成に適
用した場合、この上を横切る第２層−極配線を段切れを
防止でき、高信頼性と高集積化を達成できる等顕著な効
果を有する。
第１図、第２図は夫々従来の等方性エツチングのみで行
なったパターンの断面図、第３図（ａ）〜（・）は本発
明の実施例における２層ｒ−）構造を有するＭＯ８ダイ
ナミックＲＡＭの製造を示す工程断面図、第４図（ａ）
、 （ｂ）及び第５図（ａ） 、 （ｂ）は夫夫第３
図の制御ｒ−）電極を形成するための変形例を示す工程
断面図である。 １１・・・ｐｆｆｌシリコン基板、１２・・・フィール
ド酸化膜、１３・・・シリコン酸化膜、１４・・・リン
ドーグ多結晶シリコン膜、１４’、１４’、１４’ ・
・・残存多結晶シリコンｋ、ｚｓ・・・レジストパター
ン、１６．１６’、１６“・・・端面、７７．１７’。 １７’・・・制御ダート電極、１８・・・層間絶縁膜、
１９・・・キヤｒｋｈ？−νり電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 特許庁長官 島 １）春 樹 殿 １．事件の表示 特願昭５６−１１５７８６号 ２、発明の名称 ノ臂ターン形成方法 ３、補！Ｅをする者 事件との関係 特許出願人 （３０７） 東京芝浦電気株式会社 ４、代理人 住所 東京都港〆虎ノ門１丁目２６１５号 第１７森ビ
ル〒１０５ 電品０３ （５０２） ３１８１ （
大代表）耐相５６年１１月２４日 ６、補正の対象 （ｂ）と訂正する。
なったパターンの断面図、第３図（ａ）〜（・）は本発
明の実施例における２層ｒ−）構造を有するＭＯ８ダイ
ナミックＲＡＭの製造を示す工程断面図、第４図（ａ）
、 （ｂ）及び第５図（ａ） 、 （ｂ）は夫夫第３
図の制御ｒ−）電極を形成するための変形例を示す工程
断面図である。 １１・・・ｐｆｆｌシリコン基板、１２・・・フィール
ド酸化膜、１３・・・シリコン酸化膜、１４・・・リン
ドーグ多結晶シリコン膜、１４’、１４’、１４’ ・
・・残存多結晶シリコンｋ、ｚｓ・・・レジストパター
ン、１６．１６’、１６“・・・端面、７７．１７’。 １７’・・・制御ダート電極、１８・・・層間絶縁膜、
１９・・・キヤｒｋｈ？−νり電極。 出願人代理人 弁理士 鈴 江 武 彦第１図 特許庁長官 島 １）春 樹 殿 １．事件の表示 特願昭５６−１１５７８６号 ２、発明の名称 ノ臂ターン形成方法 ３、補！Ｅをする者 事件との関係 特許出願人 （３０７） 東京芝浦電気株式会社 ４、代理人 住所 東京都港〆虎ノ門１丁目２６１５号 第１７森ビ
ル〒１０５ 電品０３ （５０２） ３１８１ （
大代表）耐相５６年１１月２４日 ６、補正の対象 （ｂ）と訂正する。
Claims (1)
- 基板上に被エツチング膜を被着する工程と、この被エツ
チング膜上にマスク材を選択的に形成する工程と、この
マスク材を用いて前記被エツチング膜を少なくともマス
ク材から露出する部分に薄い被エツチング膜が残存する
ように等方性工、チングを行なう工程と、前記マスク材
を用いて露出する残存した薄い被エツチング膜を非等方
性工、チングによシ完全に除去する工程とｔ具備したこ
とを特徴とするノ９ターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115786A JPS5817619A (ja) | 1981-07-23 | 1981-07-23 | パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115786A JPS5817619A (ja) | 1981-07-23 | 1981-07-23 | パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817619A true JPS5817619A (ja) | 1983-02-01 |
Family
ID=14671026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115786A Pending JPS5817619A (ja) | 1981-07-23 | 1981-07-23 | パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817619A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6457623A (en) * | 1987-08-28 | 1989-03-03 | Toshiba Corp | Manufacture of semiconductor device |
| US5006480A (en) * | 1988-08-08 | 1991-04-09 | Hughes Aircraft Company | Metal gate capacitor fabricated with a silicon gate MOS process |
| US5108941A (en) * | 1986-12-05 | 1992-04-28 | Texas Instrument Incorporated | Method of making metal-to-polysilicon capacitor |
| US6376383B2 (en) | 1998-01-16 | 2002-04-23 | Nec Corporation | Method for etching silicon layer |
| US9269765B2 (en) | 2013-10-21 | 2016-02-23 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device having gate wire disposed on roughened field insulating film |
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-
1981
- 1981-07-23 JP JP56115786A patent/JPS5817619A/ja active Pending
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