JPS6225451A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPS6225451A JPS6225451A JP60164612A JP16461285A JPS6225451A JP S6225451 A JPS6225451 A JP S6225451A JP 60164612 A JP60164612 A JP 60164612A JP 16461285 A JP16461285 A JP 16461285A JP S6225451 A JPS6225451 A JP S6225451A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置の製造方法ンこ関し、特にコ
ンタクトホールと配線の形成に改良を加えた相補型半導
体装置の製造方法に係わる。
ンタクトホールと配線の形成に改良を加えた相補型半導
体装置の製造方法に係わる。
周知の如く、半導体装置の高速化、高集積化が進んで素
子の小型化が行われているに従い、配線用のコンタクト
ホールのサイズも著しい縮小を行なうことが必要とされ
ている。ところで、コンタクトホールのサイズを縮小す
る場合、素子の縦方向の寸法も比例して、縮小されると
は限らない。一般には、素子の微細化に従って例えばコ
ンタクトホール部の絶縁膜の膜厚とコンタクトホールの
サイズとの比は大きくなり、深いコンタクト窓を形成す
ることが必要とされる。
子の小型化が行われているに従い、配線用のコンタクト
ホールのサイズも著しい縮小を行なうことが必要とされ
ている。ところで、コンタクトホールのサイズを縮小す
る場合、素子の縦方向の寸法も比例して、縮小されると
は限らない。一般には、素子の微細化に従って例えばコ
ンタクトホール部の絶縁膜の膜厚とコンタクトホールの
サイズとの比は大きくなり、深いコンタクト窓を形成す
ることが必要とされる。
このように、深いコンタクトホールを形成し、そこに配
線用金属を被着形成し配線を形成した、局舎、コンタク
トホール内において配線に局部的に薄い部分が形成する
等の不都合が生じ、配線の信頼性が著しく低下する。
線用金属を被着形成し配線を形成した、局舎、コンタク
トホール内において配線に局部的に薄い部分が形成する
等の不都合が生じ、配線の信頼性が著しく低下する。
このようなことから、コンタクトホールの上部にチー・
ぐを付け、コンタクトホール内への金属の被着特性を向
上させるため、次の技術が提案されている（特公昭５Ｂ
−４８１７）。即ち、これは、第２図に示す如くまず半
導体基板１上の絶縁膜２の上部に予め低温溶融絶縁膜と
してリンをドープしたガラス膜（ＰＳＧ） ３を形成し
た後、コンタクトホール４を開孔し、更に基板１全部を
高温に加熱してＰＳＧ ３を流動化させテーパを形成す
る方法である。なお、図中の５はＮｕの拡散層である。
ぐを付け、コンタクトホール内への金属の被着特性を向
上させるため、次の技術が提案されている（特公昭５Ｂ
−４８１７）。即ち、これは、第２図に示す如くまず半
導体基板１上の絶縁膜２の上部に予め低温溶融絶縁膜と
してリンをドープしたガラス膜（ＰＳＧ） ３を形成し
た後、コンタクトホール４を開孔し、更に基板１全部を
高温に加熱してＰＳＧ ３を流動化させテーパを形成す
る方法である。なお、図中の５はＮｕの拡散層である。
しかしながら、この方法全相補型半導体装置に適用した
場合、 ■、 ＰＳＧ中に不純物として含まれるリンが高温状
態でＰ型拡散層中に拡散すること、■、Ｎ型拡散層中の
ｎ型不純物がＰ型拡散層中に拡散、あるいはＰ型拡散層
中のｐ型不純物がＮ型拡散層中に拡散すること、 等の理由により、半導体基板表面のＮ型あるいはＰ散拡
散層の表面不純物濃度が低下し、次工程で配線とのコン
タクトを形成しだい時にコンタクト抵抗の増大をもたら
す。
場合、 ■、 ＰＳＧ中に不純物として含まれるリンが高温状
態でＰ型拡散層中に拡散すること、■、Ｎ型拡散層中の
ｎ型不純物がＰ型拡散層中に拡散、あるいはＰ型拡散層
中のｐ型不純物がＮ型拡散層中に拡散すること、 等の理由により、半導体基板表面のＮ型あるいはＰ散拡
散層の表面不純物濃度が低下し、次工程で配線とのコン
タクトを形成しだい時にコンタクト抵抗の増大をもたら
す。
本発明は上記事情に鑑みてなされたもので、コンタクト
抵抗の増大をもたらすことなく、コンタクトホールにテ
ーノ２を形成して配線の信頼性を増大できるとともに、
微細化して素子の高集積が可能な相補型半導体装置の製
造方法を提供することを目的とする。
抵抗の増大をもたらすことなく、コンタクトホールにテ
ーノ２を形成して配線の信頼性を増大できるとともに、
微細化して素子の高集積が可能な相補型半導体装置の製
造方法を提供することを目的とする。
本発明は、半導体基板上にＮを拡散層、Ｐ型拡散層及び
ゲート電極を形成する工程と、前記Ｎ型拡散層、Ｐ型拡
散Ｉ−及びゲート’ａｗ上に夫夫高融点金属又はこのシ
リサイドからなる金属層の少なくとも一方を形成する工
程と、全面に絶縁膜を形成する工程と、前記Ｎ型拡散層
、Ｐ型拡散層及びダート電極上の前記絶縁膜を選択的ニ
エノチング除去しコンタクトホールを形成する工程と、
前記絶縁膜を低温で加熱することにより前記コンタクト
ホール周辺部の絶縁膜にテーパを形成する工程と、前記
コンタクトホールに配線を形成する工程とを具備するこ
とを特徴とする。
ゲート電極を形成する工程と、前記Ｎ型拡散層、Ｐ型拡
散Ｉ−及びゲート’ａｗ上に夫夫高融点金属又はこのシ
リサイドからなる金属層の少なくとも一方を形成する工
程と、全面に絶縁膜を形成する工程と、前記Ｎ型拡散層
、Ｐ型拡散層及びダート電極上の前記絶縁膜を選択的ニ
エノチング除去しコンタクトホールを形成する工程と、
前記絶縁膜を低温で加熱することにより前記コンタクト
ホール周辺部の絶縁膜にテーパを形成する工程と、前記
コンタクトホールに配線を形成する工程とを具備するこ
とを特徴とする。
以下、本発明の実施例を第１図（，１〜（ｈ）（実施例
１）及び第３図（ａ）〜（Ｃ）（実施例２）を夫々参照
して説明する。
１）及び第３図（ａ）〜（Ｃ）（実施例２）を夫々参照
して説明する。
実施例１
（１）マず、例えばＰ型の（１００）のシリコン基板１
１表面にＮ型のウェル１２を形成した後、同基板１１表
面に素子分離領域１３を形成した。つづいて、前記基板
１１全面を９００℃、０２雰囲気中で酸化し、厚さ３０
０Ｘのダート酸化膜１４を形成した。次いで、ｎＣｈト
ランジスタ並びにｐｃｈ）ランジスタ形成領域の８１表
面にしきい値電圧（Ｖｔｈ ）調整用にゾロンをイオン
注入法によりドープした。更に、前記基板１１全面に多
結晶シリコン膜を気相成長法により形成した後、ヒ素又
はリンをイオン注入法又はｐａｃｔ。
１表面にＮ型のウェル１２を形成した後、同基板１１表
面に素子分離領域１３を形成した。つづいて、前記基板
１１全面を９００℃、０２雰囲気中で酸化し、厚さ３０
０Ｘのダート酸化膜１４を形成した。次いで、ｎＣｈト
ランジスタ並びにｐｃｈ）ランジスタ形成領域の８１表
面にしきい値電圧（Ｖｔｈ ）調整用にゾロンをイオン
注入法によりドープした。更に、前記基板１１全面に多
結晶シリコン膜を気相成長法により形成した後、ヒ素又
はリンをイオン注入法又はｐａｃｔ。
による拡散法を用いてドープした。なお、このドーピン
グ工程は後の工程で行うことも可能である。しかる後、
前記多結晶シリコン膜上に熱酸化膜、シリコン窒化膜を
形成した。この後、フォトリソグラフィー技術により所
望形状のレジストパターン１５を形成し、これをマスク
として前記シリコン窒化膜、熱酸化膜及び多結晶シリコ
ン膜を異方性ドライエツチングし、窒化ＩＩ／”ターン
１６、熱酸化膜パターン１７、多結晶シリコンからなる
ダート電極１８を夫々形成した。ひきつづき、Ｐチャン
ネル領域をレゾストマスクで被覆し、ｎｃｈ）ランジス
タ領域側に前記レジストパターン１５をマスクとしてリ
ンを加速電圧６０ ｋｅＶ、ドーズｉ １ Ｘ １０
”ｃｍ−２の条件で基板１１表面にイオン注入し、Ｎ−
型層１９ｈ、１９ｂを形成した。この後、前記と同様に
してＮウェル１２にＰ−型層２０ａ、２０ｂを形成した
（第１図（、）図示）。
グ工程は後の工程で行うことも可能である。しかる後、
前記多結晶シリコン膜上に熱酸化膜、シリコン窒化膜を
形成した。この後、フォトリソグラフィー技術により所
望形状のレジストパターン１５を形成し、これをマスク
として前記シリコン窒化膜、熱酸化膜及び多結晶シリコ
ン膜を異方性ドライエツチングし、窒化ＩＩ／”ターン
１６、熱酸化膜パターン１７、多結晶シリコンからなる
ダート電極１８を夫々形成した。ひきつづき、Ｐチャン
ネル領域をレゾストマスクで被覆し、ｎｃｈ）ランジス
タ領域側に前記レジストパターン１５をマスクとしてリ
ンを加速電圧６０ ｋｅＶ、ドーズｉ １ Ｘ １０
”ｃｍ−２の条件で基板１１表面にイオン注入し、Ｎ−
型層１９ｈ、１９ｂを形成した。この後、前記と同様に
してＮウェル１２にＰ−型層２０ａ、２０ｂを形成した
（第１図（、）図示）。
（２） 次に、前記レノストマスク及びレノスト・ぐ
ターン１５を除去した後、基板１１全体を洗浄処理した
。つづいて、９００℃、酸素雰囲気中で酸化し、基板１
１表面に厚さ３００Ｘのシリコン酸化膜（図示せず）を
形成した後、基板１１全而に減圧気相成長法により厚さ
３０００ＸのＳｉＯ２膜２１全２１した（第１図（ｂ）
図示）。次いで、このＳ＋０２［２１を異方性ドライエ
ツチング技術によりエツチングし、この５１０２膜２１
を前記ｒ−ｈ電極１８の側壁に残存させた。この際、エ
ツチングガスはＣＦ４とＨ２の混合ガスヲ使用し、１０
ｍＴｏｒｒで実施した。史に、基板１１表面を洗浄した
後、ｐｃｈトラン・ソスタ領域をレノストマスクで覆い
、基板１１全面にヒ素を加速電圧４０ ｋｅＶ、ドーズ
量２Ｘ１０ ｃｍ の条件でイオン注入し、Ｎ＋型
層２２ｈ 、２２ｂを形成した。
ターン１５を除去した後、基板１１全体を洗浄処理した
。つづいて、９００℃、酸素雰囲気中で酸化し、基板１
１表面に厚さ３００Ｘのシリコン酸化膜（図示せず）を
形成した後、基板１１全而に減圧気相成長法により厚さ
３０００ＸのＳｉＯ２膜２１全２１した（第１図（ｂ）
図示）。次いで、このＳ＋０２［２１を異方性ドライエ
ツチング技術によりエツチングし、この５１０２膜２１
を前記ｒ−ｈ電極１８の側壁に残存させた。この際、エ
ツチングガスはＣＦ４とＨ２の混合ガスヲ使用し、１０
ｍＴｏｒｒで実施した。史に、基板１１表面を洗浄した
後、ｐｃｈトラン・ソスタ領域をレノストマスクで覆い
、基板１１全面にヒ素を加速電圧４０ ｋｅＶ、ドーズ
量２Ｘ１０ ｃｍ の条件でイオン注入し、Ｎ＋型
層２２ｈ 、２２ｂを形成した。
しかる後、同様にしてＮウェル１２にボロンを加速電圧
４０ ｋｅＶ、ドーズ１ＨＩＸ１０ Ｌ：ｒｎ の条
件でイオン注入し、Ｐ型層２３＊、２３ｂを形成した（
第１図（Ｃ）図示）、ここで、同図（Ｃ）において、前
記Ｎ−型層１９ａ、Ｎ＋型層２２ａを総称してソース領
域２４、Ｎ−型層１９ ｂ 、 Ｎ’型層２２ｂを総称
して同トランジスタのドレイン領域２５、Ｐ−型層２０
ｈ、Ｐ＋型層２３＆を総（へしてｐｃｈトランノスタの
ソース領域２６、Ｐ−型層２０ｂ。
４０ ｋｅＶ、ドーズ１ＨＩＸ１０ Ｌ：ｒｎ の条
件でイオン注入し、Ｐ型層２３＊、２３ｂを形成した（
第１図（Ｃ）図示）、ここで、同図（Ｃ）において、前
記Ｎ−型層１９ａ、Ｎ＋型層２２ａを総称してソース領
域２４、Ｎ−型層１９ ｂ 、 Ｎ’型層２２ｂを総称
して同トランジスタのドレイン領域２５、Ｐ−型層２０
ｈ、Ｐ＋型層２３＆を総（へしてｐｃｈトランノスタの
ソース領域２６、Ｐ−型層２０ｂ。
Ｐ＋型層２３ｂを総称して同トランジスタのドレイン領
域２７と呼ぶ。
域２７と呼ぶ。
（３） 次に、前記窒化膜・ギターン１６をＣＦ４＋０
２ガスのプラズマエツチング法を用いて除去した後、前
記シリコン酸化膜を周知のバッフアートＨＦ水溶液で除
去し、前記ｒ−ト’に’Ａ１１３衣面とソース・ドレイ
ン領域２４〜２７の表面を露出させた。つづいて、露出
したｒ−トｉｉ（極１８、ソース・ドレイン領域２４〜
２７の表面にのみ、減圧気相成長法により厚さ２００Ｘ
のタングステン（Ｗ）膜２８を形成した（第１図（ｄ）
図示）。
２ガスのプラズマエツチング法を用いて除去した後、前
記シリコン酸化膜を周知のバッフアートＨＦ水溶液で除
去し、前記ｒ−ト’に’Ａ１１３衣面とソース・ドレイ
ン領域２４〜２７の表面を露出させた。つづいて、露出
したｒ−トｉｉ（極１８、ソース・ドレイン領域２４〜
２７の表面にのみ、減圧気相成長法により厚さ２００Ｘ
のタングステン（Ｗ）膜２８を形成した（第１図（ｄ）
図示）。
この際、反応ガスはＷ６を主成分としキャリアガスとし
てアルゴンガスを使用ｊ−だ。なお、ゲート電唖１８の
側壁には５ＩＯ２膜２１が残存しているため、Ｗ膜２８
は形成されない。また、Ｓｔ基板１１表面には、厚さ数
Ｘのタングステンシリサイド膜（図示せず）が形成され
た。次いで、全面に厚さ２０１ＪＯλの５１０２膜２９
を気相成長法により形成した佼、リン・ケイ酸ガラス（
ＰＳＧ）嘆３θを形成した（第１図（、）図示）。なお
、ＰＳＧ膜の代りに高４度にリンとボロンをドープした
プラス膜でもよい。しかる後、リングラフイー技術を用
いて前記ソース・ドレイン領域２４〜２７上のＰＳＧ膜
３０ 、８１０２膜２９金異方性ドライエツチング技・
、ホエ（ζより選択的に開口し、例えば１．２μｍＸ１
．２μｍのコンタクトホール３）を形成した（第１凶（
ｆ）図示）。しかる後、前記ｐｓｃ膜３０’ｌＣ光を短
時間照射して溶融し、コンタクトホール３１の周辺部の
ＰＳＧ膜３０にテーパを形成すると同時に、′基板表面
の絶縁いの上層を平滑化した（第１図（ｇ）図示Ｌｙｉ
に、全面にＡｔ合金を蒸右した後、・り汐−ユングしで
前記コンタクトホール３１に配ｆ、＜３３２を形成し、
ＣＭＯ８半導体装置を製造した（）π１図（ｈ）図示）
。
てアルゴンガスを使用ｊ−だ。なお、ゲート電唖１８の
側壁には５ＩＯ２膜２１が残存しているため、Ｗ膜２８
は形成されない。また、Ｓｔ基板１１表面には、厚さ数
Ｘのタングステンシリサイド膜（図示せず）が形成され
た。次いで、全面に厚さ２０１ＪＯλの５１０２膜２９
を気相成長法により形成した佼、リン・ケイ酸ガラス（
ＰＳＧ）嘆３θを形成した（第１図（、）図示）。なお
、ＰＳＧ膜の代りに高４度にリンとボロンをドープした
プラス膜でもよい。しかる後、リングラフイー技術を用
いて前記ソース・ドレイン領域２４〜２７上のＰＳＧ膜
３０ 、８１０２膜２９金異方性ドライエツチング技・
、ホエ（ζより選択的に開口し、例えば１．２μｍＸ１
．２μｍのコンタクトホール３）を形成した（第１凶（
ｆ）図示）。しかる後、前記ｐｓｃ膜３０’ｌＣ光を短
時間照射して溶融し、コンタクトホール３１の周辺部の
ＰＳＧ膜３０にテーパを形成すると同時に、′基板表面
の絶縁いの上層を平滑化した（第１図（ｇ）図示Ｌｙｉ
に、全面にＡｔ合金を蒸右した後、・り汐−ユングしで
前記コンタクトホール３１に配ｆ、＜３３２を形成し、
ＣＭＯ８半導体装置を製造した（）π１図（ｈ）図示）
。
しかして、実施例１によれば、以下に示す効果を有する
。
。
■、コンタクトホール３ノから露出するソース領域２４
．．２６やドレイン領２５．２７上にタングステンシリ
サイド膜（図示せず）とＷ１漠２８の複合膜を形成する
ため、ＰＳＧ膜３０に光を照射してこれを溶融する際、
照射された光は前記複合膜で反射され、実質的に基板１
１の内部に入いるのを防止できる。従って、基４５．１
ｚ内の温度上昇を抑制できる。才だ、前記と同様な理由
により、前記ソース・ドレイン領域２４〜２７から該領
域を構成する不鵜物がコンタクトホール３ノを介して基
板１ノの外・＼消失する速度を低減できる。更に、前記
複合膜が存在すること並びに基板温度が８００℃以下に
保たれることから、ＰＳＧ膜３０からリンが基板１１表
面のソース・ドレイン領域、？ ４−２７へ拡散する速
度を低下芒せる。以上より、これら領域２４〜２７の異
面＃度の低下を回渾し、コンタクト抵抗の増大を防止で
きる。
．．２６やドレイン領２５．２７上にタングステンシリ
サイド膜（図示せず）とＷ１漠２８の複合膜を形成する
ため、ＰＳＧ膜３０に光を照射してこれを溶融する際、
照射された光は前記複合膜で反射され、実質的に基板１
１の内部に入いるのを防止できる。従って、基４５．１
ｚ内の温度上昇を抑制できる。才だ、前記と同様な理由
により、前記ソース・ドレイン領域２４〜２７から該領
域を構成する不鵜物がコンタクトホール３ノを介して基
板１ノの外・＼消失する速度を低減できる。更に、前記
複合膜が存在すること並びに基板温度が８００℃以下に
保たれることから、ＰＳＧ膜３０からリンが基板１１表
面のソース・ドレイン領域、？ ４−２７へ拡散する速
度を低下芒せる。以上より、これら領域２４〜２７の異
面＃度の低下を回渾し、コンタクト抵抗の増大を防止で
きる。
■、光がコンタクトホール３１から露出する前記複合膜
（特にＷ膜２８）で反射され、この反射光がコンタクト
ホール３１の周縁のＰＳＧ膜３０に達するため、この部
分でのＰＳＧ膜３０が緩やかなテーパが形成される。従
って、次の工程でコンタクトホール３１に配線３２を形
成する隙、従来のように局部的に膜厚が薄い部分がでさ
ることなく一様な厚みにでき、配線３５の信頼性を向上
できる。一方、基板表面の絶縁膜の上層は数秒間１００
０〜１２００℃に上昇させることができ、平滑化できた
。
（特にＷ膜２８）で反射され、この反射光がコンタクト
ホール３１の周縁のＰＳＧ膜３０に達するため、この部
分でのＰＳＧ膜３０が緩やかなテーパが形成される。従
って、次の工程でコンタクトホール３１に配線３２を形
成する隙、従来のように局部的に膜厚が薄い部分がでさ
ることなく一様な厚みにでき、配線３５の信頼性を向上
できる。一方、基板表面の絶縁膜の上層は数秒間１００
０〜１２００℃に上昇させることができ、平滑化できた
。
（■、前記複合膜の存在により、ソース・ドレイン領域
２４〜２７を浅く形成でき、素子の微細化が可能となる
。
２４〜２７を浅く形成でき、素子の微細化が可能となる
。
実施例２
２ｇ ３図（ａ）〜（ｃ）はＮウェルＣＭＯ８７’Ｏセ
スによる０ＭＯ８ＥＰＲＯＭ装置への適用例を示す。な
お、周辺回路は実施例１に示した工程で同様に形成し、
メモリーセル部のみの形成方法を説明する。
スによる０ＭＯ８ＥＰＲＯＭ装置への適用例を示す。な
お、周辺回路は実施例１に示した工程で同様に形成し、
メモリーセル部のみの形成方法を説明する。
（１） まず、Ｐ型の（１００）のシリコン基板４１
上にウェルを形成した（周辺回路用）後、素子分離領域
（図示せず）を形成した。つづいて、前記基板全面に第
１のｒ−ト酸化膜４２を形成した後、セルトランジスタ
ｖｔｈ制御用にボロンをイオン注入した。次いで、全面
に第１層目の多結晶シリコン膜４３を形成した後、これ
を所望の形状に・やターニングした。この際、隣接する
セル間に第１層目の多結晶シリコン膜４３の隙間を形成
する（図示せず）と同時に、周辺回路領域の多結晶シリ
コン膜４３を全て除去した。更に、セル周辺部の前記ゲ
ート酸化膜４２を除去した後、基板全面を酸化して周辺
部の前記基板４１上にシリコン酸化膜を形成し、かつセ
ル部の前記多結晶シリコン膜４３上に第２のダート酸化
膜４４を形成した。しかる後、基板全面に第２層目の多
結晶シリコン膜４５を形成し、この上にシリコン酸化膜
４６、シリコン窒化膜４７を順次形成した。ひきつづき
、周辺部のゲート電極配線を形成した後、低濃度拡散層
を形成し、セル部の前記多結晶シリコン膜４３゜４５を
所望形状に加工した。この後、周辺部及びセル部に９０
０℃、酸素中で酸化し基板４１表面に厚さ３００ Ｘの
５１０２膜を形成し、更に厚さ１５００久の５ＩＯ２膜
４８を気相成長法により形成した。次いで、異方性エツ
チングによりこの５１０２膜４８をエツチングし、多結
晶シリコン膜４．３ 、４５の側壁にこれを残存させた
（第３図（ａ）図示）。
上にウェルを形成した（周辺回路用）後、素子分離領域
（図示せず）を形成した。つづいて、前記基板全面に第
１のｒ−ト酸化膜４２を形成した後、セルトランジスタ
ｖｔｈ制御用にボロンをイオン注入した。次いで、全面
に第１層目の多結晶シリコン膜４３を形成した後、これ
を所望の形状に・やターニングした。この際、隣接する
セル間に第１層目の多結晶シリコン膜４３の隙間を形成
する（図示せず）と同時に、周辺回路領域の多結晶シリ
コン膜４３を全て除去した。更に、セル周辺部の前記ゲ
ート酸化膜４２を除去した後、基板全面を酸化して周辺
部の前記基板４１上にシリコン酸化膜を形成し、かつセ
ル部の前記多結晶シリコン膜４３上に第２のダート酸化
膜４４を形成した。しかる後、基板全面に第２層目の多
結晶シリコン膜４５を形成し、この上にシリコン酸化膜
４６、シリコン窒化膜４７を順次形成した。ひきつづき
、周辺部のゲート電極配線を形成した後、低濃度拡散層
を形成し、セル部の前記多結晶シリコン膜４３゜４５を
所望形状に加工した。この後、周辺部及びセル部に９０
０℃、酸素中で酸化し基板４１表面に厚さ３００ Ｘの
５１０２膜を形成し、更に厚さ１５００久の５ＩＯ２膜
４８を気相成長法により形成した。次いで、異方性エツ
チングによりこの５１０２膜４８をエツチングし、多結
晶シリコン膜４．３ 、４５の側壁にこれを残存させた
（第３図（ａ）図示）。
（２）次に、セル部にヒ素をイオン注入してＮ＋型のソ
ース・ドレイン領域４９．５０を形成すると同時に、周
辺部にＮ＋拡散層（図示せず）を形成した。つづいて、
周辺部にＰ＋拡散層（図示せず）を形成した後、セル部
及び周辺部のシリコン窒化膜４７、シリコン酸化膜４６
を除去した。次いで、露出したソース・ドレイン領域４
９゜５０上及び第２１−目の多結晶シリコン膜４５上に
減圧気相成長法により、Ｗ膜５Ｉ及びタングステンシリ
サイド膜（Ｕ示せず）からなる複合膜を形成した（第３
図（ｂ）図示）。更に、基板全体に厚さ３０００Ｘのシ
リコンへχ化膜５２を気相成長法により形成した後、厚
さ５ｏｏｏｉのＰＳＧ膜５３を形成した。しかる後、前
記ソース・ドレイン領域４９．５０及び第２層目の多結
晶シリコン膜４５上のシリコン酸化膜５２及びＰＳＧ膜
５３を選択的に開口し、コンタクトホール５４を形成し
た。ひきつづき、実施例１と同様、基板全面に光を照射
してコンタクトホール５４周辺部のＰＳＧ膜５３を溶融
することにより、チー・ぞを形成した。この後、コンタ
クトホール５４に配線５５を形成して０ＭＯ８ＥＰＲＯ
Ｍ装置を製造した（第３図（Ｃ）図示）。
ース・ドレイン領域４９．５０を形成すると同時に、周
辺部にＮ＋拡散層（図示せず）を形成した。つづいて、
周辺部にＰ＋拡散層（図示せず）を形成した後、セル部
及び周辺部のシリコン窒化膜４７、シリコン酸化膜４６
を除去した。次いで、露出したソース・ドレイン領域４
９゜５０上及び第２１−目の多結晶シリコン膜４５上に
減圧気相成長法により、Ｗ膜５Ｉ及びタングステンシリ
サイド膜（Ｕ示せず）からなる複合膜を形成した（第３
図（ｂ）図示）。更に、基板全体に厚さ３０００Ｘのシ
リコンへχ化膜５２を気相成長法により形成した後、厚
さ５ｏｏｏｉのＰＳＧ膜５３を形成した。しかる後、前
記ソース・ドレイン領域４９．５０及び第２層目の多結
晶シリコン膜４５上のシリコン酸化膜５２及びＰＳＧ膜
５３を選択的に開口し、コンタクトホール５４を形成し
た。ひきつづき、実施例１と同様、基板全面に光を照射
してコンタクトホール５４周辺部のＰＳＧ膜５３を溶融
することにより、チー・ぞを形成した。この後、コンタ
クトホール５４に配線５５を形成して０ＭＯ８ＥＰＲＯ
Ｍ装置を製造した（第３図（Ｃ）図示）。
しかして、実施例２によれば、以下に示す効果を有する
。
。
（ｖ、第３図（ｃ） （７） ０ＭＯ８ＥＦＲＯＭ装置
ノセル部ニオいては、多結晶シリコン膜４３．４５から
なる二層多結晶シリコン構造が存在するため、他の部分
に比べて表面の段差形状が厳しくコンタクトホール５４
が深くなる。従って、配線５５の加工の困難度が他の周
辺回路あるいは他の半導体装置に比べて高いが、本方法
を用いれば特に有効に配線５５を形成できる。
ノセル部ニオいては、多結晶シリコン膜４３．４５から
なる二層多結晶シリコン構造が存在するため、他の部分
に比べて表面の段差形状が厳しくコンタクトホール５４
が深くなる。従って、配線５５の加工の困難度が他の周
辺回路あるいは他の半導体装置に比べて高いが、本方法
を用いれば特に有効に配線５５を形成できる。
（わ、コンタクトホール内にＷ膜５１等からなる複合膜
を利用することにより、特に高電圧を印加するメモＩＪ
−８込み時の安定性を増すことができる。即ち、ＥＰＲ
ＯＭメモリーの書込み時には、例えばコントロールゲー
トであるワード線に１２５■が印加され、選択ピントを
含むビット線には〜８ｖの高電圧が印加され、通常の５
Ｖ系読出し時に比べ一本のビット線並びにソース線に１
ｍＡに近い電流が流れる。この際、素子の高集積化のた
め、コンタクトホールの開口径の寸法を例えば１．２μ
ｍＸ１．２μｍとした本実施例の場合、ドレイン領域用
のコンタクトホール底部の配線−ドレイン領域間に局所
的に電流の集中が発生し、配線の信頼性を低下させる。
を利用することにより、特に高電圧を印加するメモＩＪ
−８込み時の安定性を増すことができる。即ち、ＥＰＲ
ＯＭメモリーの書込み時には、例えばコントロールゲー
トであるワード線に１２５■が印加され、選択ピントを
含むビット線には〜８ｖの高電圧が印加され、通常の５
Ｖ系読出し時に比べ一本のビット線並びにソース線に１
ｍＡに近い電流が流れる。この際、素子の高集積化のた
め、コンタクトホールの開口径の寸法を例えば１．２μ
ｍＸ１．２μｍとした本実施例の場合、ドレイン領域用
のコンタクトホール底部の配線−ドレイン領域間に局所
的に電流の集中が発生し、配線の信頼性を低下させる。
特に、本発明法を取らない配線の形成方法では、コンタ
クトホールの段差部分低部において配線蒸着のシャドー
効果により、配線の膜厚が１／１０になることが多く、
配線の抵抗の増大又は切断事故を誘起しがちである。そ
れ故、本発明法は、ＣＭＯ３ＥＰｒ（０Ｍ装置の配線形
成に特に有効な手段である。
クトホールの段差部分低部において配線蒸着のシャドー
効果により、配線の膜厚が１／１０になることが多く、
配線の抵抗の増大又は切断事故を誘起しがちである。そ
れ故、本発明法は、ＣＭＯ３ＥＰｒ（０Ｍ装置の配線形
成に特に有効な手段である。
なお、上記実施例では、ソース・ドレイン領域及び多結
晶シリコン膜上にタングステン膜、タングλテンシリサ
イド膜からなる複合膜を気相成長法によシ自己整合的に
形成する場合に述べたが、これに限らない。例えば、１
ずトランジスタのソース・ドレイン領域及びケ°−ト多
結晶シリコンパターンを形成した後、チタン膜蒸着する
。つづいて、Ｓｉ原子をイオン注入した後６００℃、Ｎ
２中で加熱し、＄１−チタン膜に反応を起こしチタンシ
リサイド膜を形成する。次いで、未反応のチタン膜のみ
をエツチング除去することによりチタンシリサイド膜を
ソース・ドレイン領域及びゲート多結晶シリコンパター
ン上に自己整合的に形成する。
晶シリコン膜上にタングステン膜、タングλテンシリサ
イド膜からなる複合膜を気相成長法によシ自己整合的に
形成する場合に述べたが、これに限らない。例えば、１
ずトランジスタのソース・ドレイン領域及びケ°−ト多
結晶シリコンパターンを形成した後、チタン膜蒸着する
。つづいて、Ｓｉ原子をイオン注入した後６００℃、Ｎ
２中で加熱し、＄１−チタン膜に反応を起こしチタンシ
リサイド膜を形成する。次いで、未反応のチタン膜のみ
をエツチング除去することによりチタンシリサイド膜を
ソース・ドレイン領域及びゲート多結晶シリコンパター
ン上に自己整合的に形成する。
以上詳述した如く本発明によれば、コンタクト抵抗の増
大をもたらすことなく、コンタクトホールにテーパを形
成して配線の信頼性を向上できるとともに、微細化して
素子の高集積化が可能な相補型半導体装置の製造方法を
提供できる。
大をもたらすことなく、コンタクトホールにテーパを形
成して配線の信頼性を向上できるとともに、微細化して
素子の高集積化が可能な相補型半導体装置の製造方法を
提供できる。
第１図（、）〜（ｈ）は本発明の実施例１に係るＣＭＯ
８半導体装置の製造方法を工程順に示す断面図、第２図
は従来の半導体装置の断面図、第３図（，１〜（Ｃ）は
本発明の実施例２に係るＣＭＯ８ＥＰＲＯＭ装置の製造
方法を工程順に示す断面図である。 １１．４１・・・シリコン基板、１２・・・ウェル、１
４．４２．４４・・・ケ°−ト酸化膜、１６・・・窒化
［”ターン、１７・・・熱酸化膜パターン、１８・・・
ダート電極、１９ ａ 、 １９ ｂ ・＝Ｎ−型層、
２０ａ。 ２０ｂ・・・Ｐ−型層、２１，２９．４８・・・５ｈｏ
２膜、２２＆、２２ｂ・・・Ｎ＋型層、２３１Ｌ、２３
ｂ・・・ｒ型層、２４，２６．４’９・・・ソース領域
、２５゜２７．５０・・・ドレイン領域、２８・・・Ｗ
膜、３゜・・・ＰＳＧ 膜、３１．５４・・・コンタク
トホール、３２．５５・・・配線、４３．４５・・・多
結晶シリコン膜、４７・・・シリコン窒化膜。
８半導体装置の製造方法を工程順に示す断面図、第２図
は従来の半導体装置の断面図、第３図（，１〜（Ｃ）は
本発明の実施例２に係るＣＭＯ８ＥＰＲＯＭ装置の製造
方法を工程順に示す断面図である。 １１．４１・・・シリコン基板、１２・・・ウェル、１
４．４２．４４・・・ケ°−ト酸化膜、１６・・・窒化
［”ターン、１７・・・熱酸化膜パターン、１８・・・
ダート電極、１９ ａ 、 １９ ｂ ・＝Ｎ−型層、
２０ａ。 ２０ｂ・・・Ｐ−型層、２１，２９．４８・・・５ｈｏ
２膜、２２＆、２２ｂ・・・Ｎ＋型層、２３１Ｌ、２３
ｂ・・・ｒ型層、２４，２６．４’９・・・ソース領域
、２５゜２７．５０・・・ドレイン領域、２８・・・Ｗ
膜、３゜・・・ＰＳＧ 膜、３１．５４・・・コンタク
トホール、３２．５５・・・配線、４３．４５・・・多
結晶シリコン膜、４７・・・シリコン窒化膜。
Claims (3)
- （１）半導体基板上にＮ型拡散層、Ｐ型拡散層及びゲー
ト電極を形成する工程と、前記Ｎ型拡散層、Ｐ型拡散層
及びゲート電極上に夫々高融点金属又はこのシリサイド
からなる金属層の少なくとも一方を形成する工程と、全
面に絶縁膜を形成する工程と、前記Ｎ型拡散層、Ｐ型拡
散層及びゲート電極上の前記絶縁膜を選択的にエッチン
グ除去しコンタクトホールを形成する工程と、前記絶縁
膜を低温で加熱することにより前記コンタクトホール周
辺部の絶縁膜にテーパを形成する工程と、前記コンタク
トホールに配線を形成する工程とを具備することを特徴
とする相補型半導体装置の製造法。 - （２）金属層がタングステンシリサイド層とタングステ
ン層を積層したものであることを特徴とする特許請求の
範囲第１項記載の相補型半導体装置の製造方法。 - （３）絶縁膜を低温で加熱する手段として光照射を用い
ることを特徴とする特許請求の範囲第１項記載の相補型
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164612A JPS6225451A (ja) | 1985-07-25 | 1985-07-25 | 相補型半導体装置の製造方法 |
| US06/813,142 US4743564A (en) | 1984-12-28 | 1985-12-24 | Method for manufacturing a complementary MOS type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164612A JPS6225451A (ja) | 1985-07-25 | 1985-07-25 | 相補型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6225451A true JPS6225451A (ja) | 1987-02-03 |
| JPH0248146B2 JPH0248146B2 (ja) | 1990-10-24 |
Family
ID=15796496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164612A Granted JPS6225451A (ja) | 1984-12-28 | 1985-07-25 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225451A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170555A (ja) * | 1988-10-28 | 1990-07-02 | American Teleph & Telegr Co <Att> | 集積回路およびシリサイド構造を形成するための低温法を含むその製造方法 |
| US6524904B1 (en) | 1999-04-20 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| JP2004519092A (ja) * | 2000-10-30 | 2004-06-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ソース側にホウ素を注入した不揮発性メモリ |
-
1985
- 1985-07-25 JP JP60164612A patent/JPS6225451A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170555A (ja) * | 1988-10-28 | 1990-07-02 | American Teleph & Telegr Co <Att> | 集積回路およびシリサイド構造を形成するための低温法を含むその製造方法 |
| US6524904B1 (en) | 1999-04-20 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| JP2004519092A (ja) * | 2000-10-30 | 2004-06-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ソース側にホウ素を注入した不揮発性メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0248146B2 (ja) | 1990-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |