JPS58178559A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS58178559A JPS58178559A JP57061471A JP6147182A JPS58178559A JP S58178559 A JPS58178559 A JP S58178559A JP 57061471 A JP57061471 A JP 57061471A JP 6147182 A JP6147182 A JP 6147182A JP S58178559 A JPS58178559 A JP S58178559A
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- JP
- Japan
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- island
- source
- drain
- film
- semiconductor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0198—Integrating together multiple components covered by H10D44/00, e.g. integrating charge coupled devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁膜上に島状に形成された非晶質あるいは多
結晶シリコン（Ｓｉ）等の半導体膜にエネルギービーム
を照射後、そこにｚｖｆＯ８等の電界効果素子を形成す
る揚台あるいは絶縁膜上に形成した単結晶Ｓｉ中にＭＯ
８素子を形成する揚台の素子構造と製造方法に関するも
のである。ＳＯＩ累子（Ｓｉ Ｏｎ Ｉｎ５ｕｌａ
ｔｏｒ） は、畜生容赦の小さな関連素子形成として
期待されている。どれには、結晶１住絶縁丞恨上に単結
晶Ｓ！金成長させるＳ ＯＳ （５ｉｌｉｃｏｎ ｏｎ
５ａｎｈａｉｒｅ）また非晶實絶杼膜−Ｆに結晶１生
の尚い膜を形成する方法がある。
結晶シリコン（Ｓｉ）等の半導体膜にエネルギービーム
を照射後、そこにｚｖｆＯ８等の電界効果素子を形成す
る揚台あるいは絶縁膜上に形成した単結晶Ｓｉ中にＭＯ
８素子を形成する揚台の素子構造と製造方法に関するも
のである。ＳＯＩ累子（Ｓｉ Ｏｎ Ｉｎ５ｕｌａ
ｔｏｒ） は、畜生容赦の小さな関連素子形成として
期待されている。どれには、結晶１住絶縁丞恨上に単結
晶Ｓ！金成長させるＳ ＯＳ （５ｉｌｉｃｏｎ ｏｎ
５ａｎｈａｉｒｅ）また非晶實絶杼膜−Ｆに結晶１生
の尚い膜を形成する方法がある。
これらの場合高τ品の熱処理を刀目えることは不！ＪＲ
物の拡故が生じ、形成される索子の微細化の点で不利で
ある。この為１ｏｏＯＣを超える熱処理を／Ｊ１１える
ことは極めて好ましくない。
物の拡故が生じ、形成される索子の微細化の点で不利で
ある。この為１ｏｏＯＣを超える熱処理を／Ｊ１１える
ことは極めて好ましくない。
そこで、後イの場合（Ｓｉｏｎ非晶筑１ｎｓｕｌａｔｏ
ｒ）エネルギビーム（レーザや′重子ビーム）を用いて
表面ノーのみを溶かす方法が行なわれる。この−合には
、絶縁ｌ膜上全面に多結晶膜を形成した状１四でビーム
照射を行なって結晶化させる方法が用いられるが、結晶
粒の成長は礒結晶からの粒成長の為一様な巨大結晶粒を
形成することができない。
ｒ）エネルギビーム（レーザや′重子ビーム）を用いて
表面ノーのみを溶かす方法が行なわれる。この−合には
、絶縁ｌ膜上全面に多結晶膜を形成した状１四でビーム
照射を行なって結晶化させる方法が用いられるが、結晶
粒の成長は礒結晶からの粒成長の為一様な巨大結晶粒を
形成することができない。
そこで、素子形成に必要な部分の多結晶シリコノのみを
島状に残した状態でビーム照射してこのシリコンの溶融
及び結晶成長をさせることが行なわれている。この場合
に島の大きさが、数１ｔ ｍ ｘ敬＋／１ｍの卸ｊ長い
島、特に数μｍの威小な幅である場合には、完全な単結
晶シリコンが得られることがＡｐｐＬ 、 Ｐ ｈ７Ｂ
、 ３４ （１２）８３１ （１９７９）中にＪ 、Ｆ
、Ｇｉｂｂｏｎｓ等によって報告さｎている。どのよ
うに島形状が小さい程、完全単結晶ＶこなるｊｌＪｌ性
能鍋く、良買なＭＯＳトランジスタをノー成り能となる
。しかし、島面績が小さくなると、この部分にＭＯＳ）
ランジスタを作成することが困難となる。すなわち五ｖ
ｉＯ５）ランジスタの揚台にはソース・ドレーン・ゲー
トを形成しなくてはならない為に、幅数／ｊ ｍの島−
上にすべてをつくることはＩｆｌ］禎のにで困難になる
という欠点があり、良好な索子形成に問題がある。
島状に残した状態でビーム照射してこのシリコンの溶融
及び結晶成長をさせることが行なわれている。この場合
に島の大きさが、数１ｔ ｍ ｘ敬＋／１ｍの卸ｊ長い
島、特に数μｍの威小な幅である場合には、完全な単結
晶シリコンが得られることがＡｐｐＬ 、 Ｐ ｈ７Ｂ
、 ３４ （１２）８３１ （１９７９）中にＪ 、Ｆ
、Ｇｉｂｂｏｎｓ等によって報告さｎている。どのよ
うに島形状が小さい程、完全単結晶ＶこなるｊｌＪｌ性
能鍋く、良買なＭＯＳトランジスタをノー成り能となる
。しかし、島面績が小さくなると、この部分にＭＯＳ）
ランジスタを作成することが困難となる。すなわち五ｖ
ｉＯ５）ランジスタの揚台にはソース・ドレーン・ゲー
トを形成しなくてはならない為に、幅数／ｊ ｍの島−
上にすべてをつくることはＩｆｌ］禎のにで困難になる
という欠点があり、良好な索子形成に問題がある。
さらにもう１つの問題としてＳＯＩ 、ＳＯ８構造の素
子形成をイテなった場合には、その素子速度を向上させ
る為には、ソースドレインに深い拡散を生じさせねばな
らない。このことを弔１図を用いて説明を行なう。
子形成をイテなった場合には、その素子速度を向上させ
る為には、ソースドレインに深い拡散を生じさせねばな
らない。このことを弔１図を用いて説明を行なう。
１は絶縁基板、−２は基板１上の酸化膜、３は基板１上
のンリコン島頭載、４，５はＭＯＳトランジスタのソー
ス、ドレイン頭載、６はゲート酸化膜、７はゲート′屯
極、８，９．１０は軍１蛎配線−１１は入面酸化膜であ
る。ｍ１図ａの構造では、ソース、ドレイン頭載４，６
が島領域３よりも浅く形成されており、ソース、ドレイ
ンと島′頭載との接合面積が太き（ＳＯＩ構造の特徴で
ある１％連なトランジスタが形成できない。
のンリコン島頭載、４，５はＭＯＳトランジスタのソー
ス、ドレイン頭載、６はゲート酸化膜、７はゲート′屯
極、８，９．１０は軍１蛎配線−１１は入面酸化膜であ
る。ｍ１図ａの構造では、ソース、ドレイン頭載４，６
が島領域３よりも浅く形成されており、ソース、ドレイ
ンと島′頭載との接合面積が太き（ＳＯＩ構造の特徴で
ある１％連なトランジスタが形成できない。
したがって、第１図すのように基板１に達するように島
“頭載３にソース、ドレイン頭載４，６を形成すること
が必要となる。このため島領域３の厚さを０．５μｍと
しても１０ｏＯＣ以上の熱処理が必要となるが、微細な
素子を多く有する昼否度なＩＣではこのような高ｌ晶の
熱処理は好ましくなくまた基板１も耐熱１生の良好なも
のしか用いることができない。
“頭載３にソース、ドレイン頭載４，６を形成すること
が必要となる。このため島領域３の厚さを０．５μｍと
しても１０ｏＯＣ以上の熱処理が必要となるが、微細な
素子を多く有する昼否度なＩＣではこのような高ｌ晶の
熱処理は好ましくなくまた基板１も耐熱１生の良好なも
のしか用いることができない。
本発明は絶縁体上に半４体島頭載を形成したのち、この
島領域にエネルギービームを照射してアニールを行ない
、さらに島領域中に高速な索子Ｖ（好適なソース、ドレ
イン構造を低幌熱処理にて形成できる半導体装置の構造
およびその製造方法を提１共するものである。
島領域にエネルギービームを照射してアニールを行ない
、さらに島領域中に高速な索子Ｖ（好適なソース、ドレ
イン構造を低幌熱処理にて形成できる半導体装置の構造
およびその製造方法を提１共するものである。
以下、本発明の実施例を第２図の工＋′１１図ＶＣそっ
て説明をイ１なう。１ず第２図ｄは、基改２１に、１１
１ｍ程度の酸化膜よりなる絶縁族２２を形成し減ノーＦ
ＣＶ Ｄ （ｃｈｅｍｉｃａｌ ｖａｎｏｕｒ
ｄｅｎｏｓｉ ｔｉｏｎ ）法により多結晶Ｓｌ（
シリコン）膜を０．５５７１ｍ堆槓した後、１０ ”
ａ ｔ ｏｍｓ／ ｃｔｒｌのボロンを導入し選択酸化
法により、５ ｌ１ｍ幅、長さ４０μｍのＰ型の多結晶
Ｓｔ島頌頭載３を形成し、この上から連続発振Ａｒレー
ザビ〜ム２４を全面に照射しａ、膜質の教書さｎた望ま
しくは単結晶化されたシリコンのＰ型島頭載２６を形成
する。この条件は、基板全体を３５０Ｃに加熱しておい
て、３６μｍ程ｔＬに絞ったビーム２４を１００ ｇ
／ １の速度と１０μｍの５ｔｏｐで基板２１上全…］
を走査した。
て説明をイ１なう。１ず第２図ｄは、基改２１に、１１
１ｍ程度の酸化膜よりなる絶縁族２２を形成し減ノーＦ
ＣＶ Ｄ （ｃｈｅｍｉｃａｌ ｖａｎｏｕｒ
ｄｅｎｏｓｉ ｔｉｏｎ ）法により多結晶Ｓｌ（
シリコン）膜を０．５５７１ｍ堆槓した後、１０ ”
ａ ｔ ｏｍｓ／ ｃｔｒｌのボロンを導入し選択酸化
法により、５ ｌ１ｍ幅、長さ４０μｍのＰ型の多結晶
Ｓｔ島頌頭載３を形成し、この上から連続発振Ａｒレー
ザビ〜ム２４を全面に照射しａ、膜質の教書さｎた望ま
しくは単結晶化されたシリコンのＰ型島頭載２６を形成
する。この条件は、基板全体を３５０Ｃに加熱しておい
て、３６μｍ程ｔＬに絞ったビーム２４を１００ ｇ
／ １の速度と１０μｍの５ｔｏｐで基板２１上全…］
を走査した。
その後にゲート用の酸化膜（Ｓ １０２ ）を５００Ａ
の厚さにたとえばウェットｄ化法８６０Ｃで形成し、島
領域の周囲の５ｉＱ２＋４を写貞貢刻法によりば去し、
島領域上にゲート酸化膜２６を形成する０ しかるのち、多結晶Ｓｉｌ模２７を減圧ＣＶＬ）法によ
り４５００人堆千責した。その膜２７にイオ°ン汀入法
によりＡｓイオン２８を１００にθＶの加速エネルギで
もって４ Ｘ １０１５ｔｏｎｓ／ｃｍ導入して９００
Ｃ，３０ｍ ｉ ｎの熱処理を加えた。この結果島領
域２６の側面部の多結晶Ｓｉ膜２７から島領域２６内に
不純物が拡散され、ｎ型のソース、トレイン領域２９．
３０を形成するＣ８この工程にカ・いて、多結晶Ｓｉ膜
２７中の不柵物拡散係数が大きくかつ島領域２５の側面
全域に接している多結晶Ｓｉ膜２７よりｎ型不純物が拡
散するとともに、拡散は極めて浅くてよいため、島領域
２５内に低温かつ短時間の熱処理で高速化に遇した構造
のノース、ドレイン領域２９．３０を形成することがで
きる。なお、熱処理温度としてはたとえばｐ （ＩＪン
）を用いれば約７ｏｏｃ程吸の低温でもよい。
の厚さにたとえばウェットｄ化法８６０Ｃで形成し、島
領域の周囲の５ｉＱ２＋４を写貞貢刻法によりば去し、
島領域上にゲート酸化膜２６を形成する０ しかるのち、多結晶Ｓｉｌ模２７を減圧ＣＶＬ）法によ
り４５００人堆千責した。その膜２７にイオ°ン汀入法
によりＡｓイオン２８を１００にθＶの加速エネルギで
もって４ Ｘ １０１５ｔｏｎｓ／ｃｍ導入して９００
Ｃ，３０ｍ ｉ ｎの熱処理を加えた。この結果島領
域２６の側面部の多結晶Ｓｉ膜２７から島領域２６内に
不純物が拡散され、ｎ型のソース、トレイン領域２９．
３０を形成するＣ８この工程にカ・いて、多結晶Ｓｉ膜
２７中の不柵物拡散係数が大きくかつ島領域２５の側面
全域に接している多結晶Ｓｉ膜２７よりｎ型不純物が拡
散するとともに、拡散は極めて浅くてよいため、島領域
２５内に低温かつ短時間の熱処理で高速化に遇した構造
のノース、ドレイン領域２９．３０を形成することがで
きる。なお、熱処理温度としてはたとえばｐ （ＩＪン
）を用いれば約７ｏｏｃ程吸の低温でもよい。
次に、Ｓｉ％２７を選択的に除去し、グー１ｍ極３１．
ンース、ドレインの一部又は′−憧となる多結晶領域３
２．３３を形成する（第２ｊｄｄ）。
ンース、ドレインの一部又は′−憧となる多結晶領域３
２．３３を形成する（第２ｊｄｄ）。
前述したように、以上の第２図の方法ＶＣよれは目ＩＩ
述したごとく、単結晶Ｓｉに比べ１〜２桁程度拡故係数
が大きく高速拡散が可能な多結晶Ｓ１の利ハＪならびに
島領域１副面からのソース、ドレイン領域により、低温
、短時間の熱処理で高性能なＭＯＳ）ランジスタを容易
に形成することができる。このようにして形成されたＭ
ｏ２）う／ジスタの連層はＳＯ８七同襟通常の申結晶を
用いたＭＯＳ）ランジスタの２倍となる。
述したごとく、単結晶Ｓｉに比べ１〜２桁程度拡故係数
が大きく高速拡散が可能な多結晶Ｓ１の利ハＪならびに
島領域１副面からのソース、ドレイン領域により、低温
、短時間の熱処理で高性能なＭＯＳ）ランジスタを容易
に形成することができる。このようにして形成されたＭ
ｏ２）う／ジスタの連層はＳＯ８七同襟通常の申結晶を
用いたＭＯＳ）ランジスタの２倍となる。
なお、ゲート酸化膜２６の形成前あるいは後にＶｔ（１
−値′紙圧）制御用の不純物イオン注入を行っても良い
。
−値′紙圧）制御用の不純物イオン注入を行っても良い
。
また、本発明においては、基板２１を単結晶Ｓｉを用い
てもよいとともに、基板２１．ポ化ノ膜２２の代わりに
サファイア基板を用いた場合、低温熱処理が可能なため
、サファイア基叡からのＡｔのドーピングやノース、ド
レインの横方向不純物拡散を抑えることができる。
てもよいとともに、基板２１．ポ化ノ膜２２の代わりに
サファイア基板を用いた場合、低温熱処理が可能なため
、サファイア基叡からのＡｔのドーピングやノース、ド
レインの横方向不純物拡散を抑えることができる。
以上のように本発明は高速、高性能な電界効果トランジ
スタ等の形成に大きく寄与するものである。
スタ等の形成に大きく寄与するものである。
第１図ａ、ｂはＳＯＩ構垣系子の従来の析面図、第２図
ａ −ｄは本発明の一実施例にかかる五シ０８ＩＣの製
造工程所面図である。 ２１・・・基板、２２・・・・・・絶縁膜、２３・・・
・多結晶Ｓｉ島領域、２４・・・・、Ａ ｒし〜ザビー
ム、２６・・・・・島領域、２６・・・・・・ゲート１
波化ｊ漠、２７・・・・・・多結晶Ｓｉ膜、２９，３０
・・・・・ノース。 トレイン領域、３２，３３＋１＠１・ ノース、ドレイ
ノ市−９゜ 代理人の氏名 弁理上 中 尾 敏 男 はか１名第１
図
ａ −ｄは本発明の一実施例にかかる五シ０８ＩＣの製
造工程所面図である。 ２１・・・基板、２２・・・・・・絶縁膜、２３・・・
・多結晶Ｓｉ島領域、２４・・・・、Ａ ｒし〜ザビー
ム、２６・・・・・島領域、２６・・・・・・ゲート１
波化ｊ漠、２７・・・・・・多結晶Ｓｉ膜、２９，３０
・・・・・ノース。 トレイン領域、３２，３３＋１＠１・ ノース、ドレイ
ノ市−９゜ 代理人の氏名 弁理上 中 尾 敏 男 はか１名第１
図
Claims (1)
- 【特許請求の範囲】 （１）絶縁体上に迷択的に形成されるとともに電界効果
トランジスタのチャンネル頭載となる半導体Ｍｉ頒域と
、前記島領域の側部に形成された多結晶半導体よりなる
前記トランジスタのソース、ドレイン領域とを備えたこ
とを特徴とする半導体装置。 （２） ソース、ドレイン領域の一部が島領域内に形
成されていることを特徴とする特許請求の範囲第１項に
記載の半導体装置。 （３） 多結晶半導体が絶縁体に接していることを特
徴とする特許請求の範囲第１項に記載の半導体装１ｄ。 （４）絶縁体上に非晶質又は多結晶半導体島頭域を選択
的に形成する工程と、前記半導体島鎖板にエネルギービ
一一：を照射して剪６ｄ半導体島萌域の禰質を吹音する
工程と、前記半導体島頑域上に電界効果素子のゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上、剖記島唄
域ｔｉｌｌｌ ｔｆＩ珪こ多結晶半導体よりなるゲート
′屯直、ソース、ドレイン重置を形成する工作とを４え
たことを丑徴吉する半導体装置の製造方法。 （６）多結晶半導体膜から島領域１ｕｌｌ ｌ川に不純
物を拡酸し、ソース、ドレイン領域を形成することを特
徴とする＃♂Ｆ請求の範囲第４唄に記載の半導体装Ｉｒ
ｔ、の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57061471A JPS58178559A (ja) | 1982-04-12 | 1982-04-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57061471A JPS58178559A (ja) | 1982-04-12 | 1982-04-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58178559A true JPS58178559A (ja) | 1983-10-19 |
Family
ID=13171997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57061471A Pending JPS58178559A (ja) | 1982-04-12 | 1982-04-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178559A (ja) |
-
1982
- 1982-04-12 JP JP57061471A patent/JPS58178559A/ja active Pending
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