JPH0656882B2 - スタックドｍｏｓデバイスの製造方法 - Google Patents
スタックドｍｏｓデバイスの製造方法Info
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- JPH0656882B2 JPH0656882B2 JP60000013A JP1385A JPH0656882B2 JP H0656882 B2 JPH0656882 B2 JP H0656882B2 JP 60000013 A JP60000013 A JP 60000013A JP 1385 A JP1385 A JP 1385A JP H0656882 B2 JPH0656882 B2 JP H0656882B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
- H10D88/01—Manufacture or treatment
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P34/00—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices
- H10P34/40—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation
- H10P34/42—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation with electromagnetic radiation, e.g. laser annealing
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- Y10S148/00—Metal treatment
- Y10S148/091—Laser beam processing of fets
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 《産業上の利用分野》 本発明はＭＯＳ電界効果型トランジスタやＣＭＯＳイン
バータ等のチャネル素子並びにゲートが垂直に積層され
て成るスタックドＭＯＳデバイスの製造方法に関する。
バータ等のチャネル素子並びにゲートが垂直に積層され
て成るスタックドＭＯＳデバイスの製造方法に関する。
《従来の技術》 近年、主に集積回路の集積密度を向上させるという観点
から、ソース領域及びドレイン領域を有するチャネル素
子を、ゲートを介して垂直に重ね合わせるスタックドＭ
ＯＳ（ＭＯＳ：金属−酸化物−半導体）デバイスの製造
方法について、様々の提案が成されている。
から、ソース領域及びドレイン領域を有するチャネル素
子を、ゲートを介して垂直に重ね合わせるスタックドＭ
ＯＳ（ＭＯＳ：金属−酸化物−半導体）デバイスの製造
方法について、様々の提案が成されている。
例えば、ｎチャネル素子とｐチャネル素子を、両素子に
対して共通のゲートを介して積層せしめるスタックドＣ
ＭＯＳインバータがある（ギボンズ他、アメリカ電気電
子学会電子素子書簡、ＥＤＬ−１、第１頁等、１９８０
年）。このスタックドＣＭＯＳインバータは、バルクシ
リコン基板内にｐチャネル素子を設け、該バルクシリコ
ン基板上に第１ゲート酸化膜層を介してゲートを設けた
後、第２のゲート酸化膜層を介してポリシリコン層を形
成せしめ、次いで該ポリシリコン層をレーザーで再結晶
せしめた後、該ポリシリコン層内にｎチャネル素子を形
成せしめるものである。
対して共通のゲートを介して積層せしめるスタックドＣ
ＭＯＳインバータがある（ギボンズ他、アメリカ電気電
子学会電子素子書簡、ＥＤＬ−１、第１頁等、１９８０
年）。このスタックドＣＭＯＳインバータは、バルクシ
リコン基板内にｐチャネル素子を設け、該バルクシリコ
ン基板上に第１ゲート酸化膜層を介してゲートを設けた
後、第２のゲート酸化膜層を介してポリシリコン層を形
成せしめ、次いで該ポリシリコン層をレーザーで再結晶
せしめた後、該ポリシリコン層内にｎチャネル素子を形
成せしめるものである。
上記従来のスタックドＣＭＯＳインバータにおいては、
上層のｎチャネル素子のソース領域とドレイン領域とが
ゲート上に形成されているので、ｎチャネル素子のキャ
リヤの移動度が低く、又、寄生容量が高くなるという欠
点を有している。
上層のｎチャネル素子のソース領域とドレイン領域とが
ゲート上に形成されているので、ｎチャネル素子のキャ
リヤの移動度が低く、又、寄生容量が高くなるという欠
点を有している。
一方、下層のチャネル素子と上層のチャネル素子のドレ
イン領域間のゲート酸化膜層に開口部を設けて、両ドレ
イン領域を接触させるスタックドＣＭＯＳインバータが
提案されている（コリン他、アメリカ電気電子学界電子
素子書簡、ＥＤＬ−２、第２５０頁等、１９８１年）。
イン領域間のゲート酸化膜層に開口部を設けて、両ドレ
イン領域を接触させるスタックドＣＭＯＳインバータが
提案されている（コリン他、アメリカ電気電子学界電子
素子書簡、ＥＤＬ−２、第２５０頁等、１９８１年）。
以上の従来のスタックドＭＯＳデバイスにおいては、上
層のチャネル素子を形成するポリシリコンが、電流の流
れの妨げとなる様々な結晶粒界を有する大粒径の結晶に
再結晶化されており、下層のチャネル素子を形成するバ
ルクシリコンに比べて結晶粒界が様々に変化しているの
で、下層のチャネル素子から上層のチャネル素子へのキ
ャリアの移動度が低く、又製造歩留まりが低いという欠
点を有している。
層のチャネル素子を形成するポリシリコンが、電流の流
れの妨げとなる様々な結晶粒界を有する大粒径の結晶に
再結晶化されており、下層のチャネル素子を形成するバ
ルクシリコンに比べて結晶粒界が様々に変化しているの
で、下層のチャネル素子から上層のチャネル素子へのキ
ャリアの移動度が低く、又製造歩留まりが低いという欠
点を有している。
このような状況の中で、ポリシリコンと接触するバルク
シリコンからポリシリコンに向けて、シーディングによ
って結晶をエピタキシャル成長せしめることにより、ポ
リシリコンの結晶構造を単結晶に近付けることができる
という新たな提案がなされた（ラム他、アメリカ電気電
子学会電子素子に関するトランザクション、第１巻ＥＤ
−２９、第３８９頁〜第３９４頁、１９８２年３月）。
シリコンからポリシリコンに向けて、シーディングによ
って結晶をエピタキシャル成長せしめることにより、ポ
リシリコンの結晶構造を単結晶に近付けることができる
という新たな提案がなされた（ラム他、アメリカ電気電
子学会電子素子に関するトランザクション、第１巻ＥＤ
−２９、第３８９頁〜第３９４頁、１９８２年３月）。
《発明が解決しようとする課題》 そこで、本発明者等は、上記のシーディング法を用いて
製造するスタックドＭＯＳトランジスタを、先に提案し
た（米国特許第４，４７６，４７５号）。
製造するスタックドＭＯＳトランジスタを、先に提案し
た（米国特許第４，４７６，４７５号）。
このスタックドＭＯＳトランジスタは、下層の半導体基
板内にソース領域及びチャネル領域を形成せしめた後、
第１ゲート酸化膜層を介してゲートを形成し、次いで前
記ソース領域及びドレイン領域の一部を除いて第２ゲー
ト酸化膜層を積層せしめ、該第２ゲート酸化膜層上に多
結晶半導体層を積層せしめた後、レーザーでアニーリン
グして前記半導体基板のソース領域及びチャネル領域か
ら結晶を成長させて該多結晶半導体層を再結晶化し、次
いで該再結晶した多結晶半導体層にソース領域及びチャ
ネル領域を形成することによって製造される。
板内にソース領域及びチャネル領域を形成せしめた後、
第１ゲート酸化膜層を介してゲートを形成し、次いで前
記ソース領域及びドレイン領域の一部を除いて第２ゲー
ト酸化膜層を積層せしめ、該第２ゲート酸化膜層上に多
結晶半導体層を積層せしめた後、レーザーでアニーリン
グして前記半導体基板のソース領域及びチャネル領域か
ら結晶を成長させて該多結晶半導体層を再結晶化し、次
いで該再結晶した多結晶半導体層にソース領域及びチャ
ネル領域を形成することによって製造される。
しかしながら、前述のシーディング法を上記の如くして
スタックドＭＯＳデバイスの製造に適用した場合には、
スタックドＣＭＯＳインバータの場合は下層の融解した
ドレイン領域から、スタックドＭＯＳトランジスタの場
合は下層の融解したソース領域及びドレイン領域の両方
から、該領域内の不純物が上層の融解した多結晶半導体
層に拡散されるという欠点を有している。この拡散が、
上層のチャネル領域にまで及ぶ場合には、チャネル領域
の電導性が高められ、素子の機能が破壊されることにな
る。
スタックドＭＯＳデバイスの製造に適用した場合には、
スタックドＣＭＯＳインバータの場合は下層の融解した
ドレイン領域から、スタックドＭＯＳトランジスタの場
合は下層の融解したソース領域及びドレイン領域の両方
から、該領域内の不純物が上層の融解した多結晶半導体
層に拡散されるという欠点を有している。この拡散が、
上層のチャネル領域にまで及ぶ場合には、チャネル領域
の電導性が高められ、素子の機能が破壊されることにな
る。
本発明者等は、上記の欠点を解決すべく鋭意検討を重ね
た結果、下層の半導体基板及び上層の多結晶半導体層に
ソース領域及びドレイン領域を形成する前に、上層の多
結晶半導体層をシーディング法により再結晶化し、次い
で、複数段階に分けてイオン注入を行うことにより、下
層の半導体基板及び上層の再結晶した多結晶半導体層の
所望の深さに、所望の濃度でソース領域及びドレイン領
域を形成せしめることができること、又、上層及び下層
のソース領域とドレイン領域を、ゲートと重ならないよ
うに形成することができることを見出し、本発明に到達
した。
た結果、下層の半導体基板及び上層の多結晶半導体層に
ソース領域及びドレイン領域を形成する前に、上層の多
結晶半導体層をシーディング法により再結晶化し、次い
で、複数段階に分けてイオン注入を行うことにより、下
層の半導体基板及び上層の再結晶した多結晶半導体層の
所望の深さに、所望の濃度でソース領域及びドレイン領
域を形成せしめることができること、又、上層及び下層
のソース領域とドレイン領域を、ゲートと重ならないよ
うに形成することができることを見出し、本発明に到達
した。
従って、本発明の目的は、上層のチャネル素子のキャリ
アの移動度及び下層のチャネル素子から上層のチャネル
素子へのキャリアの移動度が高い上、製造歩留まりの良
いスタックドＭＯＳデバイスの製造方法を提供すること
にある。
アの移動度及び下層のチャネル素子から上層のチャネル
素子へのキャリアの移動度が高い上、製造歩留まりの良
いスタックドＭＯＳデバイスの製造方法を提供すること
にある。
《課題を解決するための手段》 本発明の上記の諸目的は、半導体基板上に設けたフィー
ルド酸化膜領域の間に、チャネル領域を挟んでソース領
域及びドレイン領域が形成されて成る第１チャネル素子
と、 前記第１チャネル素子のチャネル領域上に第１ゲート酸
化膜領域を介して形成されて成るゲートと、該ゲート及
び前記第１チャネル素子上に第２ゲート酸化膜層を介し
て多結晶半導体層が積層されていると共に、該多結晶半
導体層の、前記第１チャネル素子のソース領域及びドレ
イン領域と実質的に整合する位置に、チャネル領域を挟
んでソース領域及びドレイン領域が形成されて成る第２
チャネル素子とを垂直に積層せしめて成るスタックドＭ
ＯＳデバイスの製造方法であって、 前記半導体基板上に前記フィールド酸化膜領域を形成せ
しめた、後前記第１ゲート酸化膜領域を形成せしめ、次
いで該第１ゲート酸化膜領域上に前記ゲートを形成せし
めた後、前記第２ゲート酸化膜層を形成せしめ、該第２
ゲート酸化膜層の少なくとも１箇所に、前記半導体基板
と前記多結晶半導体層とが接触するように開口部を設け
た後、前記多結晶半導体層を堆積せしめ、 次いで該多結晶半導体層を順次加熱、融解、冷却するこ
とによって、前記半導体基板から該多結晶半導体層に、
前記開口部を介してシーディングによる横方向の結晶成
長を促して該多結晶半導体層を再結晶せしめた後、 該多結晶半導体層及び前記半導体基板の双方に、複数回
に分けて所望の深さに所望の濃度でイオン注入を行い、
前記各ソース領域及びドレイン領域を形成せしめること
を特徴とするスタックドＭＯＳデバイスの製造方法によ
って達成された。
ルド酸化膜領域の間に、チャネル領域を挟んでソース領
域及びドレイン領域が形成されて成る第１チャネル素子
と、 前記第１チャネル素子のチャネル領域上に第１ゲート酸
化膜領域を介して形成されて成るゲートと、該ゲート及
び前記第１チャネル素子上に第２ゲート酸化膜層を介し
て多結晶半導体層が積層されていると共に、該多結晶半
導体層の、前記第１チャネル素子のソース領域及びドレ
イン領域と実質的に整合する位置に、チャネル領域を挟
んでソース領域及びドレイン領域が形成されて成る第２
チャネル素子とを垂直に積層せしめて成るスタックドＭ
ＯＳデバイスの製造方法であって、 前記半導体基板上に前記フィールド酸化膜領域を形成せ
しめた、後前記第１ゲート酸化膜領域を形成せしめ、次
いで該第１ゲート酸化膜領域上に前記ゲートを形成せし
めた後、前記第２ゲート酸化膜層を形成せしめ、該第２
ゲート酸化膜層の少なくとも１箇所に、前記半導体基板
と前記多結晶半導体層とが接触するように開口部を設け
た後、前記多結晶半導体層を堆積せしめ、 次いで該多結晶半導体層を順次加熱、融解、冷却するこ
とによって、前記半導体基板から該多結晶半導体層に、
前記開口部を介してシーディングによる横方向の結晶成
長を促して該多結晶半導体層を再結晶せしめた後、 該多結晶半導体層及び前記半導体基板の双方に、複数回
に分けて所望の深さに所望の濃度でイオン注入を行い、
前記各ソース領域及びドレイン領域を形成せしめること
を特徴とするスタックドＭＯＳデバイスの製造方法によ
って達成された。
本発明においては、半導体基板としてシリコン基板、及
び多結晶半導体としてポリシリコンを使用することが好
ましい。
び多結晶半導体としてポリシリコンを使用することが好
ましい。
本発明においては、ソース領域及びドレイン領域へのイ
オン注入に続いて、該領域をレーザーでアニーリングす
ることにより、イオン注入によって生じた欠陥を修復す
ることができる。
オン注入に続いて、該領域をレーザーでアニーリングす
ることにより、イオン注入によって生じた欠陥を修復す
ることができる。
又、本発明の製造方法には、更に上記の工程に続けて、
本発明のスタックドＭＯＳデバイス上に、コンタクトホ
ール形成のための保護コーティングを施し、該コンタク
トホールに金属接点を堆積せしめる工程を含ませること
ができる。
本発明のスタックドＭＯＳデバイス上に、コンタクトホ
ール形成のための保護コーティングを施し、該コンタク
トホールに金属接点を堆積せしめる工程を含ませること
ができる。
本発明のスタックドＭＯＳデバイスの製造方法によれ
ば、半導体基板に形成する第１チャネル素子と多結晶半
導体層に形成する第２チャネル素子とを反対の伝導型、
即ち例えば第１チャネル素子をｎ型チャネル素子、第２
チャネル素子をｐ型チャネル素子とすると共に、第１チ
ャネル素子と第２チャネル素子とが接触する部分をドレ
イン領域に１個所設け、半導体基板から多結晶半導体層
に単結晶を成長せしめることによって、高品質のスタッ
クドＣＭＯＳインバータを得ることができる。
ば、半導体基板に形成する第１チャネル素子と多結晶半
導体層に形成する第２チャネル素子とを反対の伝導型、
即ち例えば第１チャネル素子をｎ型チャネル素子、第２
チャネル素子をｐ型チャネル素子とすると共に、第１チ
ャネル素子と第２チャネル素子とが接触する部分をドレ
イン領域に１個所設け、半導体基板から多結晶半導体層
に単結晶を成長せしめることによって、高品質のスタッ
クドＣＭＯＳインバータを得ることができる。
又、本発明のスタックドＭＯＳデバイスの製造方法によ
れば、第１チャネル素子と第２チャネル素子とを同じ伝
導型、即ち例えば第１チャネル素子及び第２チャネル素
子ともにｎ型チャネル素子とすると共に、第１チャネル
素子と第２チャネル素子とが接触する部分をソース領域
とドレイン領域の双方に設け、半導体基板から多結晶半
導体層に単結晶を成長せしめることによって、高品質の
スタックドＭＯＳトランジスタを得ることができる。
れば、第１チャネル素子と第２チャネル素子とを同じ伝
導型、即ち例えば第１チャネル素子及び第２チャネル素
子ともにｎ型チャネル素子とすると共に、第１チャネル
素子と第２チャネル素子とが接触する部分をソース領域
とドレイン領域の双方に設け、半導体基板から多結晶半
導体層に単結晶を成長せしめることによって、高品質の
スタックドＭＯＳトランジスタを得ることができる。
本発明のスタックドＭＯＳデバイスのゲートは、先ずポ
リシリコン層を堆積させ、該ポリシリコン層にドーピン
グした後レーザーでアニーリングし、最後にポリシリコ
ン層の不要部分をエッチングにより除去することによっ
て形成せしめることもできる。
リシリコン層を堆積させ、該ポリシリコン層にドーピン
グした後レーザーでアニーリングし、最後にポリシリコ
ン層の不要部分をエッチングにより除去することによっ
て形成せしめることもできる。
本発明の製造方法によって得られるスタックドＭＯＳデ
バイスは、半導体基板上に設けたフィールド酸化膜領域
の間に、チャネル領域を挟んでソース領域及びドレイン
領域が形成されて成る第１チャネル素子と、 前記第１チャネル素子のチャネル領域上に第１ゲート酸
化膜領域を介して形成されて成るゲートと、該ゲート及
び前記第１チャネル素子上に第２ゲート酸化膜層を介し
て多結晶半導体層が積層されて成る第２チャネル素子と
を垂直に積層せしめて成るスタックドＭＯＳデバイスで
あって、 第前記第１チャネル素子と第２チャネル素子のソース領
域間及び／又はドレイン領域間の前記第２ゲート酸化膜
層に開口部を有し、前記半導体基板内の単結晶構造が該
開口部を介して前記多結晶半導体層内に延びていると共
に、前記第１チャネル素子及び第２チャネル素子のチャ
ネル領域とゲートとが実質的に垂直に整合して成ること
を特徴とする。
バイスは、半導体基板上に設けたフィールド酸化膜領域
の間に、チャネル領域を挟んでソース領域及びドレイン
領域が形成されて成る第１チャネル素子と、 前記第１チャネル素子のチャネル領域上に第１ゲート酸
化膜領域を介して形成されて成るゲートと、該ゲート及
び前記第１チャネル素子上に第２ゲート酸化膜層を介し
て多結晶半導体層が積層されて成る第２チャネル素子と
を垂直に積層せしめて成るスタックドＭＯＳデバイスで
あって、 第前記第１チャネル素子と第２チャネル素子のソース領
域間及び／又はドレイン領域間の前記第２ゲート酸化膜
層に開口部を有し、前記半導体基板内の単結晶構造が該
開口部を介して前記多結晶半導体層内に延びていると共
に、前記第１チャネル素子及び第２チャネル素子のチャ
ネル領域とゲートとが実質的に垂直に整合して成ること
を特徴とする。
本発明の製造方法によって得られるスタックドＭＯＳデ
バイスは、前述する如く、第１チャネル素子と第２チャ
ネル素子のドレイン領域にのみ開口部を設けてスタック
ドＣＭＯＳインバータとするとができ、又、ドレイン領
域及びソース領域の双方に開口部を設けてスタックドＭ
ＯＳトランジスタとすることもできる。
バイスは、前述する如く、第１チャネル素子と第２チャ
ネル素子のドレイン領域にのみ開口部を設けてスタック
ドＣＭＯＳインバータとするとができ、又、ドレイン領
域及びソース領域の双方に開口部を設けてスタックドＭ
ＯＳトランジスタとすることもできる。
《実施例》 以下、本発明の製造方法によって得られるスタックドＭ
ＯＳデバイスと共に、本発明の製造方法を図面に基づい
て詳述するが、本発明はこれによって限定されるもので
はない。
ＯＳデバイスと共に、本発明の製造方法を図面に基づい
て詳述するが、本発明はこれによって限定されるもので
はない。
第１図は、本発明の製造方法により得られたスタックド
ＣＭＯＳインバータの断面図である。
ＣＭＯＳインバータの断面図である。
図中、符号（１０）は第１チャネル素子を形成するため
のｐ型シリコン基板、（１４）はフィールド酸化膜領
域、（１８）及び（３６）はソース領域、（２０）及
（３８）はドレイン領域、（２２）及び（３４）はチャ
ネル領域、及び（３２）は第２チャンル素子を形成する
ための再結晶したポリシリコン層を示す。
のｐ型シリコン基板、（１４）はフィールド酸化膜領
域、（１８）及び（３６）はソース領域、（２０）及
（３８）はドレイン領域、（２２）及び（３４）はチャ
ネル領域、及び（３２）は第２チャンル素子を形成する
ための再結晶したポリシリコン層を示す。
本実施例において、デバイスウェルがフィールド酸化膜
領域（１４）の間のｐ型シリコン基板（１０）内に延び
ており、フィールド酸化物領域（１４）の下面とｐ型シ
リコン基板（１０）との間には、比較的伝導性の高い領
域（１６）がある。ｐ型シリコン基板（１０）内には、
ｎ＋型のソース領域（１８）とドレイン領域（２０）と
があり、その間にはチャルネル領域（２２）が延びて第
１チャネル素子を形成している。
領域（１４）の間のｐ型シリコン基板（１０）内に延び
ており、フィールド酸化物領域（１４）の下面とｐ型シ
リコン基板（１０）との間には、比較的伝導性の高い領
域（１６）がある。ｐ型シリコン基板（１０）内には、
ｎ＋型のソース領域（１８）とドレイン領域（２０）と
があり、その間にはチャルネル領域（２２）が延びて第
１チャネル素子を形成している。
ｐ型シリコン基板のチャネル領域（２２）上には第１ゲ
ート酸化膜領域（２４）があり、その上に再結晶したポ
リシリコンゲート（２６）が形成されている。
ート酸化膜領域（２４）があり、その上に再結晶したポ
リシリコンゲート（２６）が形成されている。
更に、上記ポリシリコンゲート（２６）と前記の第１チ
ャネル素子上には、第２ゲート酸化膜層（２８）が、ド
レイン領域（２０）及び（３８）の間に形成せしめた開
口部（３０）を除いてフィールド酸化物領域（１４）の
上面まで延びている。
ャネル素子上には、第２ゲート酸化膜層（２８）が、ド
レイン領域（２０）及び（３８）の間に形成せしめた開
口部（３０）を除いてフィールド酸化物領域（１４）の
上面まで延びている。
ゲート（２６）の上方の第２ゲート酸化膜層（２８）上
には、ｎ型チャネル領域（３４）が形成されており、そ
の両側にｐ＋型のソース領域（３６）とドレイン領域
（３８）が形成されて第２チャネル素子を形成してい
る。
には、ｎ型チャネル領域（３４）が形成されており、そ
の両側にｐ＋型のソース領域（３６）とドレイン領域
（３８）が形成されて第２チャネル素子を形成してい
る。
上記の第２チャンル素子の上面には、拡散防止酸化膜
（４０）が被覆されており、更にその上面にはリン酸ガ
ラス層が被覆されている。
（４０）が被覆されており、更にその上面にはリン酸ガ
ラス層が被覆されている。
以下、第１図に示したスタックドＣＭＯＳインバータの
製造工程を、主に素子本体の周辺部を中心として第２図
に基づいて詳述する。
製造工程を、主に素子本体の周辺部を中心として第２図
に基づいて詳述する。
第２図は、本発明の製造方法を用いて第１図のインバー
タを製造する際に、各製造工程において使用される複数
のマスクを、同一平面上に重ねた状態の概略平面図であ
り、これはインバータの平面図と実質的に対応する。
又、第２図において示したＩ−Ｉ線は、第１図の断面図
と対応する。
タを製造する際に、各製造工程において使用される複数
のマスクを、同一平面上に重ねた状態の概略平面図であ
り、これはインバータの平面図と実質的に対応する。
又、第２図において示したＩ−Ｉ線は、第１図の断面図
と対応する。
本実施例のスタックドＣＭＯＳインバータは、第２図に
おいてアルミニウムコンタクト（４４）で示した位置
に、４つのボンディングパッド部を有している。上記の
ボンディングパッド部のうちＶDD及びＶOUT のアルミニ
ウムコンタクト（４４）は、リン酸ガラス層（４２）の
開口部（マスクＰＥ７０）を介してポリシリコン層（３
２）（マスクＰＥ４０）のボンディングパッド部（４
５）に接続されている。
おいてアルミニウムコンタクト（４４）で示した位置
に、４つのボンディングパッド部を有している。上記の
ボンディングパッド部のうちＶDD及びＶOUT のアルミニ
ウムコンタクト（４４）は、リン酸ガラス層（４２）の
開口部（マスクＰＥ７０）を介してポリシリコン層（３
２）（マスクＰＥ４０）のボンディングパッド部（４
５）に接続されている。
又、ＶINのアルミニウムコンタクト（４４）は、リン酸
ガラス層（４２）の開口部を介してポリシコンゲート
（２６）のボンディングパット部に接続されている（マ
スクＰＥ２０）。更に、ＧＮＤのアルミニウムコンタク
ト（４４）は、リン酸ガラス層（４２）の開口部と、デ
バイスウェル（マスクＰＥ１０）の延長部分（５１）の
上に開口するリン酸ガラス層（４２）の開口部とを介し
て、インターコネクト部（４９）で直接接続されてい
る。
ガラス層（４２）の開口部を介してポリシコンゲート
（２６）のボンディングパット部に接続されている（マ
スクＰＥ２０）。更に、ＧＮＤのアルミニウムコンタク
ト（４４）は、リン酸ガラス層（４２）の開口部と、デ
バイスウェル（マスクＰＥ１０）の延長部分（５１）の
上に開口するリン酸ガラス層（４２）の開口部とを介し
て、インターコネクト部（４９）で直接接続されてい
る。
上記の如くして完成されたスタックドＣＭＯＳインバー
タの上面には、アルミニウムコンタクト（４４）への接
続が可能なように窓を開けて、パイロックス（登録商
標）層を被覆する。
タの上面には、アルミニウムコンタクト（４４）への接
続が可能なように窓を開けて、パイロックス（登録商
標）層を被覆する。
第１図及び第２図に示したスタックドＣＭＯＳインバー
タの概略回路図は第３図に示した通りである。
タの概略回路図は第３図に示した通りである。
次に、第４図〜第２０図に基づいて第１図のスタックド
ＣＭＯＳインバータの製造工程を詳述する。
ＣＭＯＳインバータの製造工程を詳述する。
第４図に示したシリコン基板（１０）は、格子定数＜１
００＞を有し、６〜１０Ω・ｃｍのｐ型シリコン基板で
ある。
００＞を有し、６〜１０Ω・ｃｍのｐ型シリコン基板で
ある。
先ず、第５図に示した如く上記のシリコン基板（１０）
の表面に、厚みが４００Åの酸化膜（４６）を熱成長さ
せ、次いでイオンエネルギーが１２０ｋｅＶ、ドーズ量
が２．５×１０11ｉｏｎｓ／ｃｍ２でホウ素イオンを注
入し、ＣＭＯＳデバイスに適した基板抵抗値を得る。
の表面に、厚みが４００Åの酸化膜（４６）を熱成長さ
せ、次いでイオンエネルギーが１２０ｋｅＶ、ドーズ量
が２．５×１０11ｉｏｎｓ／ｃｍ２でホウ素イオンを注
入し、ＣＭＯＳデバイスに適した基板抵抗値を得る。
次に、第６図に示した如く上記酸化膜（４６）の表面
に、厚みが１２００Åの窒化シリコン（Ｓｉ３Ｎ４）層
（５０）を積層せしめた後、第２図に示したマスクＰＥ
１０を使用してレジスト層を積層し、第７図に示した如
く蝕刻する。次いで、イオンエネルギーが５０ｋｅＶ、
ドーズ量が３×１０13ｉｏｎｓ／ｃｍ２でホウ素イオン
をシリコン基板（１０）に注入した後、第８図に示した
如く、０．５ミクロンのフィールド酸化膜領域（１４）
を熱成長させる。この工程によりフィールド酸化膜領域
（１４）の下にｐ型拡散領域（１６）が形成されるの
で、後にシリコン基板（１０）内に形成されるｎ型チャ
ネル素子が電気的に分離されると共に、寄生容量やトラ
ンジスタ作用がデバイスウェル外に発生することがな
い。
に、厚みが１２００Åの窒化シリコン（Ｓｉ３Ｎ４）層
（５０）を積層せしめた後、第２図に示したマスクＰＥ
１０を使用してレジスト層を積層し、第７図に示した如
く蝕刻する。次いで、イオンエネルギーが５０ｋｅＶ、
ドーズ量が３×１０13ｉｏｎｓ／ｃｍ２でホウ素イオン
をシリコン基板（１０）に注入した後、第８図に示した
如く、０．５ミクロンのフィールド酸化膜領域（１４）
を熱成長させる。この工程によりフィールド酸化膜領域
（１４）の下にｐ型拡散領域（１６）が形成されるの
で、後にシリコン基板（１０）内に形成されるｎ型チャ
ネル素子が電気的に分離されると共に、寄生容量やトラ
ンジスタ作用がデバイスウェル外に発生することがな
い。
上記の如くフィールド酸化膜領域（１４）を形成した
後、第７図に示した窒化シリコン層（５０）を除去し
（第８図参照）、ウェーハ表面に５００Åの第１ゲート
酸化膜層（２４）を形成した後（第９図参照）、ＬＰＣ
Ｖ法を用いてポリシリコンゲート（２６）を形成するた
めのポリシリコン層（５２）を成長させる（第１０図参
照）。次いで、これを９００℃のＰＯＣｌ３の雰囲気下
に３０分間さらした後、該ポリシリコン層（５２）に出
力が７．５ワット、走査速度が５０ｃｍ／秒、及び直径
が５０ミクロンのアルゴンレーザを照射してポリシリコ
ン層（５２）を再結晶化し、伝導度の高いポリシリコン
層を得る。この工程中、ｎ型のリンドーパントがポリシ
リコン層（５２）の全体に分布されると共に、ポリシリ
コン層（５２）の表面が次の酸化膜成長のために整えら
れる。
後、第７図に示した窒化シリコン層（５０）を除去し
（第８図参照）、ウェーハ表面に５００Åの第１ゲート
酸化膜層（２４）を形成した後（第９図参照）、ＬＰＣ
Ｖ法を用いてポリシリコンゲート（２６）を形成するた
めのポリシリコン層（５２）を成長させる（第１０図参
照）。次いで、これを９００℃のＰＯＣｌ３の雰囲気下
に３０分間さらした後、該ポリシリコン層（５２）に出
力が７．５ワット、走査速度が５０ｃｍ／秒、及び直径
が５０ミクロンのアルゴンレーザを照射してポリシリコ
ン層（５２）を再結晶化し、伝導度の高いポリシリコン
層を得る。この工程中、ｎ型のリンドーパントがポリシ
リコン層（５２）の全体に分布されると共に、ポリシリ
コン層（５２）の表面が次の酸化膜成長のために整えら
れる。
以上の如くして再結晶したポリシリコン層（５２）の上
面に、第２図に示した如く第２番目のマスク（ＰＥ２
０）を積層し（第１１図参照）、次いでエッチングする
ことにより、マスク（ＰＥ２０）下のポリシリコンゲー
ト（２６）領域及び第１ゲート酸化膜領域（２４）を残
して、不要なポリシリコン層（５２）及び第１ゲート酸
化膜層（２４）を除去する（第１２図参照）。
面に、第２図に示した如く第２番目のマスク（ＰＥ２
０）を積層し（第１１図参照）、次いでエッチングする
ことにより、マスク（ＰＥ２０）下のポリシリコンゲー
ト（２６）領域及び第１ゲート酸化膜領域（２４）を残
して、不要なポリシリコン層（５２）及び第１ゲート酸
化膜層（２４）を除去する（第１２図参照）。
このようにしてポリシリコンゲート（２６）が形成され
たウェーハの上面に、厚みが５００Åの第２ゲート酸化
膜層（２８）を熱成長させる（第１３図参照）。次に、
第３のマスクＰＥ３０を第２図に示した如く配置し、第
１４図に示した如く第２ゲート酸化膜層（２８）に開口
部（３０）を形成せしめる。
たウェーハの上面に、厚みが５００Åの第２ゲート酸化
膜層（２８）を熱成長させる（第１３図参照）。次に、
第３のマスクＰＥ３０を第２図に示した如く配置し、第
１４図に示した如く第２ゲート酸化膜層（２８）に開口
部（３０）を形成せしめる。
次に、ポリシリコン層（３２）をＬＰＣＶ法によって
０．２５ミクロンの厚みで蒸着する（第１５図参照）。
このポリシリコン層（３２）内にドーズ量が２２×１０
11ｉｏｎｓ／ｃｍ２、イオンエネルギーが１００ｋｅＶ
でホウ素イオンを注入することによって、第２チャネル
素子のしきい値電圧が設定される。
０．２５ミクロンの厚みで蒸着する（第１５図参照）。
このポリシリコン層（３２）内にドーズ量が２２×１０
11ｉｏｎｓ／ｃｍ２、イオンエネルギーが１００ｋｅＶ
でホウ素イオンを注入することによって、第２チャネル
素子のしきい値電圧が設定される。
シリコン基板（１０）からポリシリコン層（３２）への
横方向の結晶成長を促すために、ポリシリコン層（３
２）及びシリコン基板（１０）の少なくとも一部分を、
直径が５０ミクロン、走査速度が５０ｃｍ／秒、及び出
力が８ワットの連続波アルゴンレーザビームＡによって
融解させる（第１６図参照）。レーザビームが開口部
（３０）の真上にあるとき、溶融溜まり（５５）が、第
１７図に示した如くポリシリコン層（３２）を通って下
方に延び、単結晶シリコン基板（１０）内に侵入する。
レーザビームが開口部（３０）から離れて、第１７図に
示した矢印Ｂの方向に移動するに従って、最初に単結晶
シリコン基板（１０）の溶融領域が冷却し、再固化す
る。従って、結晶生成の先端は、シリコン基板（１０）
から上方に移動し、第２ゲート酸化膜層（２８）の表面
を通過して溶融溜まり（５５）の表面に到る。この結晶
生成過程の結果、シリコン基板（１０）と同じ結晶学上
の配向を有する単結晶シリコンの膜が連続的に形成さ
れ、この再結晶したポリシリコン層（３２）内に高品質
の第２チャネル素子を形成することができる。この再結
晶したポリシリコン層（３２）の殆どの領域は、第２ゲ
ート酸化膜層（２８）によってシリコン基板（１０）と
分離されている。
横方向の結晶成長を促すために、ポリシリコン層（３
２）及びシリコン基板（１０）の少なくとも一部分を、
直径が５０ミクロン、走査速度が５０ｃｍ／秒、及び出
力が８ワットの連続波アルゴンレーザビームＡによって
融解させる（第１６図参照）。レーザビームが開口部
（３０）の真上にあるとき、溶融溜まり（５５）が、第
１７図に示した如くポリシリコン層（３２）を通って下
方に延び、単結晶シリコン基板（１０）内に侵入する。
レーザビームが開口部（３０）から離れて、第１７図に
示した矢印Ｂの方向に移動するに従って、最初に単結晶
シリコン基板（１０）の溶融領域が冷却し、再固化す
る。従って、結晶生成の先端は、シリコン基板（１０）
から上方に移動し、第２ゲート酸化膜層（２８）の表面
を通過して溶融溜まり（５５）の表面に到る。この結晶
生成過程の結果、シリコン基板（１０）と同じ結晶学上
の配向を有する単結晶シリコンの膜が連続的に形成さ
れ、この再結晶したポリシリコン層（３２）内に高品質
の第２チャネル素子を形成することができる。この再結
晶したポリシリコン層（３２）の殆どの領域は、第２ゲ
ート酸化膜層（２８）によってシリコン基板（１０）と
分離されている。
このような横方向の結晶成長に欠くことができないの
は、横方向の結晶成長を開始させることのできる開口部
（３０）である。よく整った結晶生成は開口部（３０）
から横方向に約５０ミクロンの距離に限定されるので、
第２チャネル素子の活性チャネル領域に対する開口部
（３０）の位置が重要である。又、横方向への結晶成長
が行われる範囲は結晶構造の様子に影響されるので、ポ
リシリコンの下の結晶構造における大きなステップ（la
rge steps）が避けられる。
は、横方向の結晶成長を開始させることのできる開口部
（３０）である。よく整った結晶生成は開口部（３０）
から横方向に約５０ミクロンの距離に限定されるので、
第２チャネル素子の活性チャネル領域に対する開口部
（３０）の位置が重要である。又、横方向への結晶成長
が行われる範囲は結晶構造の様子に影響されるので、ポ
リシリコンの下の結晶構造における大きなステップ（la
rge steps）が避けられる。
又、シリコン膜の再結晶は、ポリシリコン層が比較的厚
いフィールド酸化膜領域（１４）上にあるときの温度
と、デバイスウェル下方で経験した温度との温度差に左
右される。即ち、フィールド酸化膜領域（１４）の熱絶
縁特性のために、フィールド酸化膜領域（１４）上方の
ポリシリコン層（３２）は、横方向の結晶成長のために
シリコン基板（１０）内の深層まで溶融させのに必要な
温度条件よりも高くなりすぎる場合がある。
いフィールド酸化膜領域（１４）上にあるときの温度
と、デバイスウェル下方で経験した温度との温度差に左
右される。即ち、フィールド酸化膜領域（１４）の熱絶
縁特性のために、フィールド酸化膜領域（１４）上方の
ポリシリコン層（３２）は、横方向の結晶成長のために
シリコン基板（１０）内の深層まで溶融させのに必要な
温度条件よりも高くなりすぎる場合がある。
そこで、この問題を解決する一つの方法として、デバイ
スウエル内のポリシリコン層上に反射防止膜を使用して
選択的にレーザアニーリング（ＳＬＡ）する方法が提案
されている（カナダ国特許出願第４３０，６９８号及び
第５４４，４９７号）。この垂直に積層されたデバイス
に対する出願において、配列ミスの問題という必然的な
危険を解決するために、いくつかの追加の写真蝕刻工程
を用いたＳＬＡ技法が紹介されている。
スウエル内のポリシリコン層上に反射防止膜を使用して
選択的にレーザアニーリング（ＳＬＡ）する方法が提案
されている（カナダ国特許出願第４３０，６９８号及び
第５４４，４９７号）。この垂直に積層されたデバイス
に対する出願において、配列ミスの問題という必然的な
危険を解決するために、いくつかの追加の写真蝕刻工程
を用いたＳＬＡ技法が紹介されている。
更に、フィールド酸化膜領域（１４）上のポリシリコン
層（３２）を良好に再結晶化せしめるためには、再結晶
化されるべき領域の中心は縁部よりも冷たくなければな
らないが、単一の反射防止膜を使用すれば、そうはなら
ない。従って、反射防止膜は選択的に又は反射率を変化
させてその領域に設置しなければならない。
層（３２）を良好に再結晶化せしめるためには、再結晶
化されるべき領域の中心は縁部よりも冷たくなければな
らないが、単一の反射防止膜を使用すれば、そうはなら
ない。従って、反射防止膜は選択的に又は反射率を変化
させてその領域に設置しなければならない。
フィールド酸化膜層（１４）上のポリシリコン層（３
２）と、その横に隣接するポリシリコン層（３２）との
温度差の問題は、０．５ミクロン程度の薄いフィールド
酸化膜層を選択することによって解決することができ、
これにより熱絶縁効果が最小になる。因に、通常のＭＯ
Ｓ処理においては、フィールド酸化膜層の厚みは１ミク
ロン以上である。
２）と、その横に隣接するポリシリコン層（３２）との
温度差の問題は、０．５ミクロン程度の薄いフィールド
酸化膜層を選択することによって解決することができ、
これにより熱絶縁効果が最小になる。因に、通常のＭＯ
Ｓ処理においては、フィールド酸化膜層の厚みは１ミク
ロン以上である。
以上のポリシリコン層（３２）の横方向の結晶成長に続
いて、第１チャネル素子と第２チャネル素子のソース領
域（１８、３６）とドレイン領域（２０、３０）の間
に、境界域（即ち、チャネル領域（２２、３４））を設
けるための写真蝕刻マスク（ＰＥ５０）を第２図に示し
た位置に形成し、次いで以下に示す３段階のイオン注入
工程が実施される（第１８図参照）。
いて、第１チャネル素子と第２チャネル素子のソース領
域（１８、３６）とドレイン領域（２０、３０）の間
に、境界域（即ち、チャネル領域（２２、３４））を設
けるための写真蝕刻マスク（ＰＥ５０）を第２図に示し
た位置に形成し、次いで以下に示す３段階のイオン注入
工程が実施される（第１８図参照）。
先ず、３００ｋｅＶのエネルギーでドーズ量が１×１０
16ｉｏｎｓ／ｃｍ２のリンイオンを注入し、次いで４０
ｋｅＶのエネルギーでドーズ量が１×１０14ｉｏｎｓ／
ｃｍ２のホウ素イオンを注入し、最後に２０ｋｅＶのエ
ネルギーでドーズ量が１×１０14ｉｏｎｓ／ｃｍ２のホ
ウ素イオンを注入する。
16ｉｏｎｓ／ｃｍ２のリンイオンを注入し、次いで４０
ｋｅＶのエネルギーでドーズ量が１×１０14ｉｏｎｓ／
ｃｍ２のホウ素イオンを注入し、最後に２０ｋｅＶのエ
ネルギーでドーズ量が１×１０14ｉｏｎｓ／ｃｍ２のホ
ウ素イオンを注入する。
上記のイオン注入に続いて、ビーム直径が５０ミクロ
ン、出力が５ワット及び走査速度が５０ｃｍ／秒のレー
ザーでアニーリングすることにより、シリコン基板（１
０）のソース領域（１８）とドレイン領域（２０）に注
入されたイオンが活性化されると共に、ポリシリコン層
（３２）のソース領域（３６）とドレイン領域（３８）
に注入されたイオンが活性化される。不純物種の密度は
深さに応じて変化するが、シリコン基板（１０）のドレ
イン領域（２０）とポリシリコン層（３２）のドレイン
領域（３８）との界面における不純物種の密度は連続し
ている。又、シリコン基板（１０）のドレイン領域（２
０）とポリシリコン層（３２）のドレイン領域（３８）
は、シリコン基板（１０）のソース領域（１８）とポリ
シリコン層（３２）のソース領域（３６）と同様に、正
確に垂直に合わされる（第１８図参照）。
ン、出力が５ワット及び走査速度が５０ｃｍ／秒のレー
ザーでアニーリングすることにより、シリコン基板（１
０）のソース領域（１８）とドレイン領域（２０）に注
入されたイオンが活性化されると共に、ポリシリコン層
（３２）のソース領域（３６）とドレイン領域（３８）
に注入されたイオンが活性化される。不純物種の密度は
深さに応じて変化するが、シリコン基板（１０）のドレ
イン領域（２０）とポリシリコン層（３２）のドレイン
領域（３８）との界面における不純物種の密度は連続し
ている。又、シリコン基板（１０）のドレイン領域（２
０）とポリシリコン層（３２）のドレイン領域（３８）
は、シリコン基板（１０）のソース領域（１８）とポリ
シリコン層（３２）のソース領域（３６）と同様に、正
確に垂直に合わされる（第１８図参照）。
上記の如くしてソース領域及びドレイン領域の注入が完
了した後、第５番目のマスク（ＰＥ４０）をウェーハ上
の第２図に示す位置に形成し、ポリシリコン層（３２）
の不要部分をエッチングで除去した後、次に積層するシ
リカガラス層（４２）からのリンの拡散を防止するた
め、該表面に厚さが２００Åの酸化膜層（４０）を熱成
長させる（第１９図参照）。
了した後、第５番目のマスク（ＰＥ４０）をウェーハ上
の第２図に示す位置に形成し、ポリシリコン層（３２）
の不要部分をエッチングで除去した後、次に積層するシ
リカガラス層（４２）からのリンの拡散を防止するた
め、該表面に厚さが２００Åの酸化膜層（４０）を熱成
長させる（第１９図参照）。
次に、マスクＰ７０を第２図に示したように配置し、各
ボンディングパッド部を開口させてシリカガラス層（４
２）を積層する（第２０図参照）。
ボンディングパッド部を開口させてシリカガラス層（４
２）を積層する（第２０図参照）。
上記の如くしてシリカガラス層（４２）を積層せしめた
後、第２図に示した如くマスクＰＥ８０を使用してアル
ミニウム（４４）を蒸着せしめ、シリコン基板（１０）
のソース領域（１８）、ポリシリコン層（３２）のソー
ス領域（３６）及びドレイン領域（３８）、並びにゲー
ト（２６）に夫々接続されるボンディングパッド部に金
属接点を形成する。
後、第２図に示した如くマスクＰＥ８０を使用してアル
ミニウム（４４）を蒸着せしめ、シリコン基板（１０）
のソース領域（１８）、ポリシリコン層（３２）のソー
ス領域（３６）及びドレイン領域（３８）、並びにゲー
ト（２６）に夫々接続されるボンディングパッド部に金
属接点を形成する。
最後に、以上の如くして形成されたウェーハ上に、素子
を保護する観点からマスクＰＥ９０を用いてパイロック
ス層（図示しない）を積層する。
を保護する観点からマスクＰＥ９０を用いてパイロック
ス層（図示しない）を積層する。
以上詳述した製造工程は、ＣＭＯＳインバータを製造す
る場合に限られるが、以上の製造工程を僅かに変更する
ことによって、スタック構造のｎＭＯＳ回路やｐＭＯＳ
回路の製造、又はシリコン絶縁体（ＳＯＩ）の製造に使
用することができる。
る場合に限られるが、以上の製造工程を僅かに変更する
ことによって、スタック構造のｎＭＯＳ回路やｐＭＯＳ
回路の製造、又はシリコン絶縁体（ＳＯＩ）の製造に使
用することができる。
本実施例においてスタックドＣＭＯＳインバータの製造
工程を詳述したのは、ＣＭＯＳインバータの方が、上記
４つのＭＯＳデバイスの中で最も複雑であるからであ
る。
工程を詳述したのは、ＣＭＯＳインバータの方が、上記
４つのＭＯＳデバイスの中で最も複雑であるからであ
る。
第２１図は、本発明の製造方法によって得られる、スタ
ックドｎＭＯＳトランジスタの断面図である。図中、第
１図と同形の部分を示す符号は、第１図と同様である。
ックドｎＭＯＳトランジスタの断面図である。図中、第
１図と同形の部分を示す符号は、第１図と同様である。
このｎＭＯＳトランジスタにおいては、チャネルの役割
を、上部チャネル（３４）と下部チャネル（２２）とが
夫々受けもっている。このｎＭＯＳトランジスタは、第
１図のＣＭＯＳインバータと断面形状が類似している
が、第１図と異なる重要な点は、開口部（３０）を２箇
所に設けている点にある。この２つの開口部（３０）に
より、上層のポリシリコン層（３２）の再結晶化が促進
される。上層のポリシリコン層（３２）を単結晶化した
後、ウェーハ上にイオン注入を行い、上層及び下層のソ
ース領域（１８、３０）及びドレイン領域（２０、３
８）の双方をｎ＋型にする。
を、上部チャネル（３４）と下部チャネル（２２）とが
夫々受けもっている。このｎＭＯＳトランジスタは、第
１図のＣＭＯＳインバータと断面形状が類似している
が、第１図と異なる重要な点は、開口部（３０）を２箇
所に設けている点にある。この２つの開口部（３０）に
より、上層のポリシリコン層（３２）の再結晶化が促進
される。上層のポリシリコン層（３２）を単結晶化した
後、ウェーハ上にイオン注入を行い、上層及び下層のソ
ース領域（１８、３０）及びドレイン領域（２０、３
８）の双方をｎ＋型にする。
第１図のインバータと第２１図のトランジスタとの第２
番目の差異は、トランジスタが３端子素子で下層のソー
ス領域（１８）への接続が不要であることである。従っ
て、再結晶したポリシリコンゲート（２６）からリモー
ト接点位置（図示せず）までの接続（図示せず）をポリ
シリコンゲート（２６）を延長させて形成し、ソース領
域（３６）及びドレイン領域（３８）からリモート接点
位置（図示せず）までの接続には、ポリシリコン層（３
２）を使用すれば良い。
番目の差異は、トランジスタが３端子素子で下層のソー
ス領域（１８）への接続が不要であることである。従っ
て、再結晶したポリシリコンゲート（２６）からリモー
ト接点位置（図示せず）までの接続（図示せず）をポリ
シリコンゲート（２６）を延長させて形成し、ソース領
域（３６）及びドレイン領域（３８）からリモート接点
位置（図示せず）までの接続には、ポリシリコン層（３
２）を使用すれば良い。
前述の説明は、半導体にシリコンを使用してスタックド
ＭＯＳデバイスを製造する方法に関するが、以上の製造
工程により、III〜Ｖ族化合物の中から選択された半導
体を使用してスタックドＭＯＳデバイスを得ることがで
き、特に、素子の応答速度の観点からガリウム／砒素を
使用することができる。
ＭＯＳデバイスを製造する方法に関するが、以上の製造
工程により、III〜Ｖ族化合物の中から選択された半導
体を使用してスタックドＭＯＳデバイスを得ることがで
き、特に、素子の応答速度の観点からガリウム／砒素を
使用することができる。
尚、本実施例において、ＭＯＳ（金属−酸化物−半導
体）という用語を用いたが、ゲートは金属で形成するの
ではなく、導電性が付与された多結晶半導体で形成され
る。
体）という用語を用いたが、ゲートは金属で形成するの
ではなく、導電性が付与された多結晶半導体で形成され
る。
尚、第１図に示したスタックドＣＭＯＳインバータを製
造するのに必要な写真蝕刻は８工程であるのに対し、非
スタック構造のＣＭＯＳインバータを製造するのに必要
な写真蝕刻は、通常１１工程を必要とする。
造するのに必要な写真蝕刻は８工程であるのに対し、非
スタック構造のＣＭＯＳインバータを製造するのに必要
な写真蝕刻は、通常１１工程を必要とする。
《発明の効果》 本発明の製造方法を用いれば、従来、ソース領域及びド
レイン領域の形成において発生していた、望ましくない
不純物の拡散を防止することができると同時に、第２チ
ャネル素子を形成する多結晶半導体層を、単結晶基板か
らのシーディングにより高品質の結晶に再結晶化するこ
とができる。
レイン領域の形成において発生していた、望ましくない
不純物の拡散を防止することができると同時に、第２チ
ャネル素子を形成する多結晶半導体層を、単結晶基板か
らのシーディングにより高品質の結晶に再結晶化するこ
とができる。
又、本発明の製造方法により得られるスタックドＣＭＯ
Ｓインバータは、平面的に形成されたＣＭＯＳインバー
タ、即ち非スタックドＣＭＯＳインバータに比し、相補
的なチャネル素子を一つのコンミューミングタブ内に設
ける必要がないので、集積密度を向上させることができ
る。
Ｓインバータは、平面的に形成されたＣＭＯＳインバー
タ、即ち非スタックドＣＭＯＳインバータに比し、相補
的なチャネル素子を一つのコンミューミングタブ内に設
ける必要がないので、集積密度を向上させることができ
る。
又、本発明の製造方法によれば、シリコン基板との境界
面に発生する寄生容量が減少するので、ＣＭＯＳ素子の
動作速度を増加させることができ、又ラッチアップ現象
を無くすことができる。
面に発生する寄生容量が減少するので、ＣＭＯＳ素子の
動作速度を増加させることができ、又ラッチアップ現象
を無くすことができる。
従って、本発明の製造方法により得られるスタックドＭ
ＯＳデバイスは、従来のスタックドＭＯＳデバイスに比
べ動作速度の点で優れている。
ＯＳデバイスは、従来のスタックドＭＯＳデバイスに比
べ動作速度の点で優れている。
第１図は本発明の製造方法により得られたスタックドＣ
ＭＯＳインバータの断面図である。 第２図は第１図のインバータを製造する際に、各製造工
程において使用される複数のマスクを、同一平面上に重
ねた状態の概略平面図であり、インバータの平面図と実
質的に対応する。 第３図は第１図のスタックドＣＭＯＳインバータの概略
回路図である。 第４図〜第２０図は、第１図のスタックドＣＭＯＳイン
バータの製造工程を示す断面図である。 第２１図は、本発明の製造方法によって得られる、スタ
ックドｎＭＯＳドランジスターの断面図である。 １０……シリコン基板 １４……フィールド酸化膜領域 １８、３６……ソース領域 ２０、３８……ドレイン領域 ２２……ｐ型チャネル領域 ２４……第１ゲート酸化膜領域 ２６……ゲート ２８……第２ゲート酸化膜層 ３０……開口部 ３２……ポリシリコン層 ３４……ｎ型チャネル領域
ＭＯＳインバータの断面図である。 第２図は第１図のインバータを製造する際に、各製造工
程において使用される複数のマスクを、同一平面上に重
ねた状態の概略平面図であり、インバータの平面図と実
質的に対応する。 第３図は第１図のスタックドＣＭＯＳインバータの概略
回路図である。 第４図〜第２０図は、第１図のスタックドＣＭＯＳイン
バータの製造工程を示す断面図である。 第２１図は、本発明の製造方法によって得られる、スタ
ックドｎＭＯＳドランジスターの断面図である。 １０……シリコン基板 １４……フィールド酸化膜領域 １８、３６……ソース領域 ２０、３８……ドレイン領域 ２２……ｐ型チャネル領域 ２４……第１ゲート酸化膜領域 ２６……ゲート ２８……第２ゲート酸化膜層 ３０……開口部 ３２……ポリシリコン層 ３４……ｎ型チャネル領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/00 ３０１ Ｒ 8418−4Ｍ 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｐ
Claims (12)
- 【請求項１】半導体基板上に設けたフィールド酸化膜領
域の間に、チャネル領域を挟んでソース領域及びドレイ
ン領域が形成されて成る第１チャネル素子と、 前記第１チャネル素子のチャネル領域上に第１ゲート酸
化膜領域を介して形成されて成るゲートと、該ゲート及
び前記第１チャネル素子上に第２ゲート酸化膜層を介し
て多結晶半導体層が積層されていると共に、該多結晶半
導体層の、前記第１チャネル素子のソース領域及びドレ
イン領域と実質的に整合する位置に、チャネル領域を挟
んでソース領域及びドレイン領域が形成されて成る第２
チャネル素子とを垂直に積層せしめて成るスタックドＭ
ＯＳデバイスの製造方法であって、前記半導体基板上に
前記フィールド酸化膜領域を形成せしめた後前記第１ゲ
ート酸化膜領域を形成せしめ、次いで、該第１ゲート酸
化膜領域上に前記ゲートを形成せしめた後前記第２ゲー
ト酸化膜層を形成せしめ、該第２ゲート酸化膜層の少な
くとも１箇所に、前記半導体基板と前記多結晶半導体層
とが接触するように開口部を設けた後、前記多結晶半導
体層を堆積せしめ、 次いで該多結晶半導体層を順次加熱、融解、冷却するこ
とによって、前記半導体基板から該多結晶半導体層に、
前記開口部を介してシーディングによる横方向の結晶成
長を促して該多結晶半導体層を再結晶せしめた後、 該多結晶半導体層及び前記半導体基板の双方に、複数回
に分けて所望の深さに所望の濃度でイオン注入を行い、
前記各ソース領域及びドレイン領域を形成せしめること
を特徴とするスタックドＭＯＳデバイスの製造方法。 - 【請求項２】半導体基板がシリコン基板であると共に、
多結晶半導体層がポリシリコン層である請求項１に記載
のスタックドＭＯＳデバイスの製造方法。 - 【請求項３】開口部にレーザーを照射することにより、
シリコン基板とポリシリコン層の接触領域を融解せし
め、シリコン基板からポリシリコン層に向かってシーデ
ィングを行わせる請求項２に記載のスタックドＭＯＳデ
バイスの製造方法。 - 【請求項４】シリコン基板とポリシリコン層の接触領域
をレーザーにより融解せしめた後、レーザーを横方向に
走査することによって、ゲート上のポリシリコン層の再
結晶化を促す請求項３に記載のスタックドＭＯＳデバイ
スの製造方法。 - 【請求項５】第２ゲート酸化膜層の開口部をエッチング
により形成せしめる請求項１〜４に記載のスタックドＭ
ＯＳデバイスの製造方法。 - 【請求項６】開口部をドレイン領域側に設けてＣＭＯＳ
インバータを形成させる請求項１〜５に記載のスタック
ドＭＯＳデバイスの製造方法。 - 【請求項７】ゲートをポリシリコンで形成させると共
に、該ポリシリコンにドーピングした後レーザーでアニ
ーリングすることにより、再結晶したポリシリコンゲー
トを形成させる請求項１〜６に記載のスタックドＭＯＳ
デバイスの製造方法。 - 【請求項８】第１チャネル素子と第２チャネル素子を、
薄いフィールド酸化膜領域間のデバイスウェル内に形成
せしめる請求項１〜７に記載のスタックドＭＯＳデバイ
スの製造方法。 - 【請求項９】イオン注入により第１チャネル素子と第２
チャネル素子の各ソース領域及びドレイン領域を形成せ
しめた後、ウェーハをレーザーでアニーリングすること
によってイオンを活性化せしめる請求項１〜８に記載の
スタックドＭＯＳデバイスの製造方法。 - 【請求項１０】ポリシコン層のソース領域とドレイン領
域から、夫々通路部を介してシリコン基板上の離れた位
置に設けた２つのボンディングパッド部に、第２チャネ
ル素子と同時にポリシリコン層を形成せしめると共に、
前記ボンディングパッド部及び通路部のポリシリコン層
をドーピングした後レーザーでアニーリングすることに
より、第２チャネル素子を各ボンディングパッド部に接
続する請求項２〜９に記載のスタックドＭＯＳデバイス
の製造方法。 - 【請求項１１】シリコン基板上の素子本体から離れた位
置に設けたボンディングパッド部とゲートとを、通路部
を介して同時にポリシリコンで形成すると共に、該ポリ
シリコンにドーピングした後レーザーでアニーリングす
ることにより、ポリシリコンゲートをボンディングパッ
ド部に接続する請求項２〜１０に記載のスタックドＭＯ
Ｓデバイスの製造方法。 - 【請求項１２】第１チャネル素子と第２チャネル素子の
ソース領域及びドレイン領域を、単一のマスクを使用し
て複数回に分けてイオン注入を行うことにより形成せし
める請求項１〜１１に記載のスタックドＭＯＳデバイス
の製造方法。
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|---|---|---|---|
| CA444777 | 1984-01-05 | ||
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| JPH0656882B2 true JPH0656882B2 (ja) | 1994-07-27 |
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ID=4126883
Family Applications (1)
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|---|---|---|---|
| JP60000013A Expired - Lifetime JPH0656882B2 (ja) | 1984-01-05 | 1985-01-04 | スタックドｍｏｓデバイスの製造方法 |
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| EP (1) | EP0151350B1 (ja) |
| JP (1) | JPH0656882B2 (ja) |
| AT (1) | ATE39034T1 (ja) |
| CA (1) | CA1197628A (ja) |
| DE (1) | DE3475454D1 (ja) |
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|---|---|---|---|---|
| IT1213192B (it) * | 1984-07-19 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di transistori ad effetto di campo agate isolato (igfet) ad elevata velocita' di risposta in circuiti integrati ad alta densita'. |
| EP0227076B1 (en) * | 1985-12-20 | 1992-06-17 | Agency Of Industrial Science And Technology | Method of manufacturing monocrystal thin-film |
| US4717688A (en) * | 1986-04-16 | 1988-01-05 | Siemens Aktiengesellschaft | Liquid phase epitaxy method |
| JP2516604B2 (ja) * | 1986-10-17 | 1996-07-24 | キヤノン株式会社 | 相補性ｍｏｓ集積回路装置の製造方法 |
| US5149666A (en) * | 1987-01-07 | 1992-09-22 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor memory device having a floating gate electrode composed of 2-10 silicon grains |
| US4772568A (en) * | 1987-05-29 | 1988-09-20 | General Electric Company | Method of making integrated circuit with pair of MOS field effect transistors sharing a common source/drain region |
| JPH0824144B2 (ja) * | 1987-06-10 | 1996-03-06 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US4849365A (en) * | 1988-02-16 | 1989-07-18 | Honeywell Inc. | Selective integrated circuit interconnection |
| US4927779A (en) * | 1988-08-10 | 1990-05-22 | International Business Machines Corporation | Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell and fabrication process therefor |
| US4921813A (en) * | 1988-10-17 | 1990-05-01 | Motorola, Inc. | Method for making a polysilicon transistor |
| US4918510A (en) * | 1988-10-31 | 1990-04-17 | Motorola, Inc. | Compact CMOS device structure |
| US4950618A (en) * | 1989-04-14 | 1990-08-21 | Texas Instruments, Incorporated | Masking scheme for silicon dioxide mesa formation |
| US4948745A (en) * | 1989-05-22 | 1990-08-14 | Motorola, Inc. | Process for elevated source/drain field effect structure |
| US4997785A (en) * | 1989-09-05 | 1991-03-05 | Motorola, Inc. | Shared gate CMOS transistor |
| US5572054A (en) * | 1990-01-22 | 1996-11-05 | Silicon Storage Technology, Inc. | Method of operating a single transistor non-volatile electrically alterable semiconductor memory device |
| DE69125886T2 (de) | 1990-05-29 | 1997-11-20 | Semiconductor Energy Lab | Dünnfilmtransistoren |
| JP2604487B2 (ja) * | 1990-06-06 | 1997-04-30 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP2996694B2 (ja) * | 1990-06-13 | 2000-01-11 | 沖電気工業株式会社 | 半導体スタックトｃｍｏｓ装置の製造方法 |
| US7115902B1 (en) | 1990-11-20 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US5849601A (en) | 1990-12-25 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| KR950013784B1 (ko) | 1990-11-20 | 1995-11-16 | 가부시키가이샤 한도오따이 에네루기 겐큐쇼 | 반도체 전계효과 트랜지스터 및 그 제조방법과 박막트랜지스터 |
| US7576360B2 (en) * | 1990-12-25 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device which comprises thin film transistors and method for manufacturing the same |
| US7098479B1 (en) | 1990-12-25 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US5166091A (en) * | 1991-05-31 | 1992-11-24 | At&T Bell Laboratories | Fabrication method in vertical integration |
| JP3255942B2 (ja) | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| US5215932A (en) * | 1991-09-24 | 1993-06-01 | Micron Technology, Inc. | Self-aligned 3-dimensional PMOS devices without selective EPI |
| JP3277533B2 (ja) * | 1992-01-08 | 2002-04-22 | ソニー株式会社 | 半導体装置の製造方法 |
| US5252849A (en) * | 1992-03-02 | 1993-10-12 | Motorola, Inc. | Transistor useful for further vertical integration and method of formation |
| US5612563A (en) * | 1992-03-02 | 1997-03-18 | Motorola Inc. | Vertically stacked vertical transistors used to form vertical logic gate structures |
| US5308782A (en) * | 1992-03-02 | 1994-05-03 | Motorola | Semiconductor memory device and method of formation |
| JP3173854B2 (ja) | 1992-03-25 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置 |
| JP3144056B2 (ja) * | 1992-05-08 | 2001-03-07 | ヤマハ株式会社 | 薄膜トランジスタの製法 |
| US5266507A (en) * | 1992-05-18 | 1993-11-30 | Industrial Technology Research Institute | Method of fabricating an offset dual gate thin film field effect transistor |
| US5283456A (en) * | 1992-06-17 | 1994-02-01 | International Business Machines Corporation | Vertical gate transistor with low temperature epitaxial channel |
| US5324960A (en) * | 1993-01-19 | 1994-06-28 | Motorola, Inc. | Dual-transistor structure and method of formation |
| JP3173926B2 (ja) | 1993-08-12 | 2001-06-04 | 株式会社半導体エネルギー研究所 | 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置 |
| US6331717B1 (en) | 1993-08-12 | 2001-12-18 | Semiconductor Energy Laboratory Co. Ltd. | Insulated gate semiconductor device and process for fabricating the same |
| US7081938B1 (en) * | 1993-12-03 | 2006-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| KR0136931B1 (ko) * | 1994-05-12 | 1998-04-24 | 문정환 | 박막 트랜지스터의 구조 및 제조방법 |
| US5500545A (en) * | 1995-02-27 | 1996-03-19 | United Microelectronics Corporation | Double switching field effect transistor and method of manufacturing it |
| US5668025A (en) * | 1995-02-28 | 1997-09-16 | Sgs-Thomson Microelectronics, Inc. | Method of making a FET with dielectrically isolated sources and drains |
| US6420764B1 (en) * | 1995-02-28 | 2002-07-16 | Stmicroelectronics, Inc. | Field effect transitor having dielectrically isolated sources and drains and methods for making same |
| US5773328A (en) | 1995-02-28 | 1998-06-30 | Sgs-Thomson Microelectronics, Inc. | Method of making a fully-dielectric-isolated fet |
| KR100209750B1 (ko) * | 1996-11-08 | 1999-07-15 | 구본준 | 씨모스 소자의 구조 및 제조방법 |
| US6198114B1 (en) | 1997-10-28 | 2001-03-06 | Stmicroelectronics, Inc. | Field effect transistor having dielectrically isolated sources and drains and method for making same |
| US7414289B2 (en) * | 2006-07-17 | 2008-08-19 | Advanced Micro Devices, Inc. | SOI Device with charging protection and methods of making same |
| US10964811B2 (en) * | 2019-08-09 | 2021-03-30 | Micron Technology, Inc. | Transistor and methods of forming transistors |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4467518A (en) * | 1981-05-19 | 1984-08-28 | Ibm Corporation | Process for fabrication of stacked, complementary MOS field effect transistor circuits |
| JPS57192081A (en) * | 1981-05-19 | 1982-11-26 | Ibm | Field effect transistor unit |
| US4500905A (en) * | 1981-09-30 | 1985-02-19 | Tokyo Shibaura Denki Kabushiki Kaisha | Stacked semiconductor device with sloping sides |
| JPS58164219A (ja) * | 1982-03-25 | 1983-09-29 | Agency Of Ind Science & Technol | 積層型半導体装置の製造方法 |
| CA1191970A (en) * | 1982-11-09 | 1985-08-13 | Abdalla A. Naem | Stacked mos transistor |
| US4476475A (en) * | 1982-11-19 | 1984-10-09 | Northern Telecom Limited | Stacked MOS transistor |
| US4488348A (en) * | 1983-06-15 | 1984-12-18 | Hewlett-Packard Company | Method for making a self-aligned vertically stacked gate MOS device |
| US4523370A (en) * | 1983-12-05 | 1985-06-18 | Ncr Corporation | Process for fabricating a bipolar transistor with a thin base and an abrupt base-collector junction |
| US4555843A (en) * | 1984-04-27 | 1985-12-03 | Texas Instruments Incorporated | Method of fabricating density intensive non-self-aligned stacked CMOS |
-
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- 1984-12-19 AT AT84308910T patent/ATE39034T1/de not_active IP Right Cessation
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