JPS58184A - 絶縁ゲ−ト形半導体装置の製造方法 - Google Patents
絶縁ゲ−ト形半導体装置の製造方法Info
- Publication number
- JPS58184A JPS58184A JP57065341A JP6534182A JPS58184A JP S58184 A JPS58184 A JP S58184A JP 57065341 A JP57065341 A JP 57065341A JP 6534182 A JP6534182 A JP 6534182A JP S58184 A JPS58184 A JP S58184A
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- Japan
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- film
- pad
- insulating film
- substrate
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート形半導体装置の製造方法。
特にシリコンゲート構造のＭＯＳ ＩＣの製造方法に
関する。
関する。
絶縁ゲート形半導体装置では、牛導体の表面電荷を絶縁
物を介したゲー）１１１１１ｉにより制御する構造であ
るため、特にその牛導体表面の特性が重要である。
物を介したゲー）１１１１１ｉにより制御する構造であ
るため、特にその牛導体表面の特性が重要である。
本発明者は、上記牛導体表面特性の変動により生じやす
いリーク不良について解析したところ。
いリーク不良について解析したところ。
それが電極および配線を形成するためのアルミニウム蒸
着工程での汚れに主として起因することな判明した。そ
の汚れは特にポンディ７グ・パッド部において大きい。
着工程での汚れに主として起因することな判明した。そ
の汚れは特にポンディ７グ・パッド部において大きい。
すなわち、シリコン基板１上を覆う熱酸化５ｉＱ１膜２
上に形成されたアルミニウム・ボンディング・パッド３
の近傍では、パッド３および内部相互配線（図示せず）
を形成するためのアルミニウム蒸着時に、アルミニウム
３がＮａ＋イオン等の正イオンにより汚染され、その汚
染イオンが酸化膜２中に入り、従って基板１表面に反転
層４な生じ、その結果その部分のフラット・バンド電圧
ｖＦＢが下がり、しきい値電圧■ｔｈを変動する（第１
図参照）。なお、第１図中、５は酸化膜２上を覆う９ノ
・シリケート・ガラス（ＰＳＧ）膜、６はパッド３の形
成後に基板１上に形成されたＣ Ｖ Ｄ Ｓ ｉ Ｏｔ
膜である。
上に形成されたアルミニウム・ボンディング・パッド３
の近傍では、パッド３および内部相互配線（図示せず）
を形成するためのアルミニウム蒸着時に、アルミニウム
３がＮａ＋イオン等の正イオンにより汚染され、その汚
染イオンが酸化膜２中に入り、従って基板１表面に反転
層４な生じ、その結果その部分のフラット・バンド電圧
ｖＦＢが下がり、しきい値電圧■ｔｈを変動する（第１
図参照）。なお、第１図中、５は酸化膜２上を覆う９ノ
・シリケート・ガラス（ＰＳＧ）膜、６はパッド３の形
成後に基板１上に形成されたＣ Ｖ Ｄ Ｓ ｉ Ｏｔ
膜である。
そこで、そのよりなりｔｈの変動を防止するにはどのよ
うなＷＩ造にするのが良いかｔ知るため１次の囚〜（ゆ
のようなボンディング・パッド態様を用意し、各場合に
ついてアルミニウム・パッド３を汚染した際のＶ、８Ｖ
ａべた。
うなＷＩ造にするのが良いかｔ知るため１次の囚〜（ゆ
のようなボンディング・パッド態様を用意し、各場合に
ついてアルミニウム・パッド３を汚染した際のＶ、８Ｖ
ａべた。
囚 上記第１図と同様であるが、 ＣＶ Ｄ Ｓ ｉ
Ｏｔ膜６の端部はアルミニウム・パッド３上に達してイ
ナイ。（第１ｅｔ（Ａ）） Ｖ、Ｂ＝−５０Ｖ０田）
熱酸化Ｓ１０．膜２上を覆うＰＳＧ膜５膜面上面ルミニ
ウム・パッド３が形成されている。
Ｏｔ膜６の端部はアルミニウム・パッド３上に達してイ
ナイ。（第１ｅｔ（Ａ）） Ｖ、Ｂ＝−５０Ｖ０田）
熱酸化Ｓ１０．膜２上を覆うＰＳＧ膜５膜面上面ルミニ
ウム・パッド３が形成されている。
〔第２図（８）〕〕Ｖ、Ｂ＝−６
ｆｃｌ 上記第１図と同様であるが、アルミニウム・
パッド３０周縁下にＰＥＧ膜５が形成されていナイ。［
：第２図＋Ｃ１：） Ｖ、Ｂ＝−１２Ｖ（ト）熱学化Ｓ
ｉｎ、膜２上、アルミニウム・パーラド３下に多結晶シ
リコン層７が形成されている。
パッド３０周縁下にＰＥＧ膜５が形成されていナイ。［
：第２図＋Ｃ１：） Ｖ、Ｂ＝−１２Ｖ（ト）熱学化Ｓ
ｉｎ、膜２上、アルミニウム・パーラド３下に多結晶シ
リコン層７が形成されている。
〔ｆｌｃ２図ｎＶ、Ｂ−−４Ｖ０
（ト） 上記叫と同様であるが、アルミニウム・パッド
３と多結晶シリコン７との間にＰＳＧ膜５が介在シテイ
ル。（第２１１（ＩＣ） Ｖ、Ｂ＝ＯＶ＋Ｖ＋は汚染度
のパラメータであり、これらの結果から上記（坤の場合
がボンディング・パッド３かもの汚染な最も効率よく防
止できることがわかる。
３と多結晶シリコン７との間にＰＳＧ膜５が介在シテイ
ル。（第２１１（ＩＣ） Ｖ、Ｂ＝ＯＶ＋Ｖ＋は汚染度
のパラメータであり、これらの結果から上記（坤の場合
がボンディング・パッド３かもの汚染な最も効率よく防
止できることがわかる。
本発明は上記実験結果から生まれたものであり。
その目的は上記のようなアルミニウム・ボンディング・
パッド３かもの汚染を防止し、素子特性の安定化をはか
ることにある。
パッド３かもの汚染を防止し、素子特性の安定化をはか
ることにある。
このため本発明では、上記第２図（ト）に示すように、
上記熱酸化８ｉＱ、膜（第１の絶縁膜）２上。
上記熱酸化８ｉＱ、膜（第１の絶縁膜）２上。
ボンディング・パッド３を形成すべき部分に多結晶シリ
コン７な形成し、その多結晶シリコンを含む基板１の上
面にＰＳＧ膜（嬉２の絶縁膜）５を形成し、そのＰＳＧ
膜５上（ボンディング・パッド３を形成する点に特徴が
ある。しかも、上記多結晶シリコン７はゲート電極とな
る多結晶シリコン形成時に形成される点にも特徴がある
。この場合、アルミニウム・パッド３と第１の絶縁膜２
との間にリンを含む層を設けることが必要であり。
コン７な形成し、その多結晶シリコンを含む基板１の上
面にＰＳＧ膜（嬉２の絶縁膜）５を形成し、そのＰＳＧ
膜５上（ボンディング・パッド３を形成する点に特徴が
ある。しかも、上記多結晶シリコン７はゲート電極とな
る多結晶シリコン形成時に形成される点にも特徴がある
。この場合、アルミニウム・パッド３と第１の絶縁膜２
との間にリンを含む層を設けることが必要であり。
そうすることにより、アルミニウム・パッド３かも入る
汚染イオンによる表面反転を防止することができる。従
って第２の絶縁膜５および多結晶シリコン７、あるいは
そのいずれか一方にリンなドープする。
汚染イオンによる表面反転を防止することができる。従
って第２の絶縁膜５および多結晶シリコン７、あるいは
そのいずれか一方にリンなドープする。
以下１本発明の具体的な製法について説明する。
第３図（ａｌ 〜（６１は本発明をＣ−ＭＯＳ（Ｃｏｍ
ｐｌｅ−ｍｅｎｔａｒｙ Ｍｅｔａｌ ｏｘｉｄｅ
８ｅｍｉｃｏｎｄｕｃｔｏｒ）に適用した際の処理工程
図を示す。＋ａ＋ Ｎ形シリコン基板（＜１００＞、
２Ω１ｍ）ＩＩＫＰ形ウェルウエル８し、また基板１１
上の熱酸化８ｉ０＊膜（８５００Ａ厚→１２のうち、ソ
ース、ドレイ／、ゲート部に対応する部分を選択的に取
り除く。ｔｂｌ 上記基板１１を加熱処理することに
よりゲート絶縁膜形成用８ｉＱ、膜（０，１〜０．２
ｐｍ厚）を、またその上ＶＣＣＶＤ法によりゲート電極
形成用多結晶シリコン膜（０，４〜０．５μｍ厚）ｔそ
れぞれ形成した後、シリコンＭｌをフォトエツチングす
ることＫよりゲート９ａ、９ｂを形成する。この時、熱
酸化Ｓ＋Ｏｔ ［１２上、ボンディング・パッドを形成
する部分の多結晶シリコン１７を残存させておく。
ｐｌｅ−ｍｅｎｔａｒｙ Ｍｅｔａｌ ｏｘｉｄｅ
８ｅｍｉｃｏｎｄｕｃｔｏｒ）に適用した際の処理工程
図を示す。＋ａ＋ Ｎ形シリコン基板（＜１００＞、
２Ω１ｍ）ＩＩＫＰ形ウェルウエル８し、また基板１１
上の熱酸化８ｉ０＊膜（８５００Ａ厚→１２のうち、ソ
ース、ドレイ／、ゲート部に対応する部分を選択的に取
り除く。ｔｂｌ 上記基板１１を加熱処理することに
よりゲート絶縁膜形成用８ｉＱ、膜（０，１〜０．２
ｐｍ厚）を、またその上ＶＣＣＶＤ法によりゲート電極
形成用多結晶シリコン膜（０，４〜０．５μｍ厚）ｔそ
れぞれ形成した後、シリコンＭｌをフォトエツチングす
ることＫよりゲート９ａ、９ｂを形成する。この時、熱
酸化Ｓ＋Ｏｔ ［１２上、ボンディング・パッドを形成
する部分の多結晶シリコン１７を残存させておく。
（ｃｌ 上記基板１１上、多結晶シリコン１７および
Ｐ 形’７ エル８ ｓ分ｔ５１１５ ＣＶＤ ８ ｉ
ｏを膜（３０００Ａ厚）１０ａをマスクとしてボロンを
拡散することにより、Ｐ＋ソースＳ、ドレインＤを形成
する。ｌｄｌ （Ｃ１とは逆に、多結晶シリコン１７お
よびＰ形つェル８ （’）Ｆｊ１５分以外ｆｆｌｉ ５
ＣＶＤ ８ ｉｏ、膜（３０００Ａ 厚） １０ｂを
マスクとしてリンな拡散することによりＮ＋ソースＳ′
、ドレインＤ′を形成する。この時１本発明の要部であ
る多結晶シリコ７１７にもリンがドープされる。ｌｅｌ
上記基板１１上面全体にＣＶＤ ’法によりＰＳ
Ｇ膜（９０００Ａ廖）１５％：形成し、つづいて膜１５
のうちコノタクト部分を選択的罠取り除いた後、全面蒸
着したアルミニウム（１３５００Ａ厚）をフォトエツチ
ングしてボンディング・パッド１３およびソース、ドレ
イ／、ゲートの各電極を形成し、その後、基板１１上面
のうちアルミニウム・パッド１３部分のみを露出するよ
うにＰＳＧ膜（５０００Ａ厚）１６を形成する。これに
より。
Ｐ 形’７ エル８ ｓ分ｔ５１１５ ＣＶＤ ８ ｉ
ｏを膜（３０００Ａ厚）１０ａをマスクとしてボロンを
拡散することにより、Ｐ＋ソースＳ、ドレインＤを形成
する。ｌｄｌ （Ｃ１とは逆に、多結晶シリコン１７お
よびＰ形つェル８ （’）Ｆｊ１５分以外ｆｆｌｉ ５
ＣＶＤ ８ ｉｏ、膜（３０００Ａ 厚） １０ｂを
マスクとしてリンな拡散することによりＮ＋ソースＳ′
、ドレインＤ′を形成する。この時１本発明の要部であ
る多結晶シリコ７１７にもリンがドープされる。ｌｅｌ
上記基板１１上面全体にＣＶＤ ’法によりＰＳ
Ｇ膜（９０００Ａ廖）１５％：形成し、つづいて膜１５
のうちコノタクト部分を選択的罠取り除いた後、全面蒸
着したアルミニウム（１３５００Ａ厚）をフォトエツチ
ングしてボンディング・パッド１３およびソース、ドレ
イ／、ゲートの各電極を形成し、その後、基板１１上面
のうちアルミニウム・パッド１３部分のみを露出するよ
うにＰＳＧ膜（５０００Ａ厚）１６を形成する。これに
より。
前記第２図（８と同様のボンディング・パッド態様が得
られる。
られる。
また、第４図（副〜ｌｄｌは本発明をＰチャンネル形シ
リコンゲート簿造のＭＯＳに適用した際の処理工程図を
示す。Ｉａｌ Ｎ形シリコン基板２１上向の熱酸化５
ｉｆｔ膜２２ のうちソース、ドレイン、ゲート部に対
応する部分な選択的に取り除き、上記Ｃ−ＭＯ８Ｋおけ
る［ｂ）工程と同様にしてゲート９ｃ’紮形成する。こ
の時、熱酸化Ｓ ｔ Ｏｔ Ｍ ２２上、ボンディング
・パッドな形成する部分の多結晶シリコン２７を残存さ
せておくのだが、そのシリコン２７はＰ＋ノースＳ、ド
レインＤを形成するためのボロン拡散によりＰ形化され
ている。従って１本発明ではそのシリコン２７をＮ形化
するため１次工程へ移る前、たとえばガードリング用Ｎ
＋拡散時等にシリコ／２７にリン？ドープする。（ｂｌ
上記基板２１上面全体にＣＶＤ法によりＰＳＧ膜２
５を形成し、つづいて膜２５のうちコンタクト部分を選
択的に取り除く。ｌｃｌ アルミニウムを全面蒸着し
た後、フォトエツチングによりボンディング・パッド２
３およびソース、ドレイノ、ゲートの各電極を形成する
。ｆｄｌ 上記基板２１のうちアルミニウム・パッド
２３部分の入を露出するようＫＰＳＧ膜２６１に形成す
る。
リコンゲート簿造のＭＯＳに適用した際の処理工程図を
示す。Ｉａｌ Ｎ形シリコン基板２１上向の熱酸化５
ｉｆｔ膜２２ のうちソース、ドレイン、ゲート部に対
応する部分な選択的に取り除き、上記Ｃ−ＭＯ８Ｋおけ
る［ｂ）工程と同様にしてゲート９ｃ’紮形成する。こ
の時、熱酸化Ｓ ｔ Ｏｔ Ｍ ２２上、ボンディング
・パッドな形成する部分の多結晶シリコン２７を残存さ
せておくのだが、そのシリコン２７はＰ＋ノースＳ、ド
レインＤを形成するためのボロン拡散によりＰ形化され
ている。従って１本発明ではそのシリコン２７をＮ形化
するため１次工程へ移る前、たとえばガードリング用Ｎ
＋拡散時等にシリコ／２７にリン？ドープする。（ｂｌ
上記基板２１上面全体にＣＶＤ法によりＰＳＧ膜２
５を形成し、つづいて膜２５のうちコンタクト部分を選
択的に取り除く。ｌｃｌ アルミニウムを全面蒸着し
た後、フォトエツチングによりボンディング・パッド２
３およびソース、ドレイノ、ゲートの各電極を形成する
。ｆｄｌ 上記基板２１のうちアルミニウム・パッド
２３部分の入を露出するようＫＰＳＧ膜２６１に形成す
る。
なお、Ｎチャ／ネル形のＭＯＳの場合には、ソース、ド
レインを形成する際にボンディング・パッド下の多結晶
シリコンにも同時にリンがドープされるため１本発明な
容易に適用できることは明らかであろ、う。
レインを形成する際にボンディング・パッド下の多結晶
シリコンにも同時にリンがドープされるため１本発明な
容易に適用できることは明らかであろ、う。
上述のように１本発明の絶縁ゲート形牛導体装置の製一
方法によれば、アルミニウム・ボンディング・パッド３
，１３．２３下に’）ン処理された保護膜（ＰＥＧ膜５
，１５．２５．多結晶シリコｙ７，１７．２７）が配置
されるため、パッド部からの表面汚染を防止して電子特
性を安定化でき。
方法によれば、アルミニウム・ボンディング・パッド３
，１３．２３下に’）ン処理された保護膜（ＰＥＧ膜５
，１５．２５．多結晶シリコｙ７，１７．２７）が配置
されるため、パッド部からの表面汚染を防止して電子特
性を安定化でき。
また上記保護膜はワイヤ・ボ／ディ／グ時にその下層部
分を保護する作用効果をも賽する。
分を保護する作用効果をも賽する。
第１ｆｉ！Ｊは従来のこの種の装置における間踵点を説
明するための断面図、＃Ｉ２図（４）〜（Ｑは本発明の
根拠となる実験に用いた各種のボンディング・パッド態
様を示す断面図、第３図１１１〜（ｅｌは本発明をＣ−
ＭＯＳに適用した際の処理工程図、第４図ｍ〜ｆｄｌは
本発明をＰチャンネル形シリコンゲート構造のＭＯＳに
適用した際の処理工程図である。 １．１１．２１・・・シリコン基板、２，１２．２２・
・・熱酔化Ｓｉｎ、膜、３，１３．２３・・・アルミニ
ウム・ボンディング・パラ）”、５．１５．２５・・・
ＰＳＧＩＩ、６，１６．２６・・・Ｐ ８ Ｇ！ｇ％７
，１７゜２７・・・多結晶シリコン。 代理人 弁理士 薄 １）利 幸、−鶏第 ２ 図 へ Ｑ １ 法 リ −Ｃ４ （、（〕
明するための断面図、＃Ｉ２図（４）〜（Ｑは本発明の
根拠となる実験に用いた各種のボンディング・パッド態
様を示す断面図、第３図１１１〜（ｅｌは本発明をＣ−
ＭＯＳに適用した際の処理工程図、第４図ｍ〜ｆｄｌは
本発明をＰチャンネル形シリコンゲート構造のＭＯＳに
適用した際の処理工程図である。 １．１１．２１・・・シリコン基板、２，１２．２２・
・・熱酔化Ｓｉｎ、膜、３，１３．２３・・・アルミニ
ウム・ボンディング・パラ）”、５．１５．２５・・・
ＰＳＧＩＩ、６，１６．２６・・・Ｐ ８ Ｇ！ｇ％７
，１７゜２７・・・多結晶シリコン。 代理人 弁理士 薄 １）利 幸、−鶏第 ２ 図 へ Ｑ １ 法 リ −Ｃ４ （、（〕
Claims (1)
- １、牛導体上に厚い絶縁膜と薄い絶縁膜を形成する工程
、上記厚い絶縁膜上及び薄い絶縁膜上に選択的に多結晶
シリコン層な形成する工程、上記薄い絶縁膜上に形成さ
れた多結晶シリコ／層をマスクとして上記牛導体表面に
ソース及びドレイン領域を形成する工程、上記厚い絶縁
膜、薄い絶縁膜及びそれらの上に形成された多結晶シリ
コン層を覆うようにそれらの上に他の絶縁膜を形成する
工程、上記厚い絶縁膜上に形成された多結晶シリコン層
上に上記他の絶縁膜を介して金属層を形成する工程とを
有することを特徴とする絶縁ゲート形半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065341A JPS58184A (ja) | 1982-04-21 | 1982-04-21 | 絶縁ゲ−ト形半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065341A JPS58184A (ja) | 1982-04-21 | 1982-04-21 | 絶縁ゲ−ト形半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50047536A Division JPS5846851B2 (ja) | 1975-04-21 | 1975-04-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184A true JPS58184A (ja) | 1983-01-05 |
| JPS62591B2 JPS62591B2 (ja) | 1987-01-08 |
Family
ID=13284141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065341A Granted JPS58184A (ja) | 1982-04-21 | 1982-04-21 | 絶縁ゲ−ト形半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184A (ja) |
-
1982
- 1982-04-21 JP JP57065341A patent/JPS58184A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62591B2 (ja) | 1987-01-08 |
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