JPS6055988B2 - 半導体装置の製法 - Google Patents

半導体装置の製法

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JPS6055988B2 JP54007102A JP710279A JPS6055988B2 JP S6055988 B2 JPS6055988 B2 JP S6055988B2 JP 54007102 A JP54007102 A JP 54007102A JP 710279 A JP710279 A JP 710279A JP S6055988 B2 JPS6055988 B2 JP S6055988B2
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Description

【発明の詳細な説明】 この発明は、ＭＯＳＩＣのような半導体装置の製法に関
し、特に基板電極を簡単な処理で形成する技術に関する
。
なお、この明細書で「ＭＯＳ」の語は、半導体−絶縁体
−導体のΞ層構造を含む広い意味で用いるものとする。
ＭＯＳＩＣ等において基板電極を形成するにあたつては
、第１図ａ−ｅに示すような方法が提案される。
２層ポリシリコンプロセスを例にとつて第１図の各工程
ａ−ｅを順次に説明すると、次の通りである。
（ａ）Ｐ型シリコンからなる半導体基板１０の表面に選
択的イオン打込法により反転防止用のＰ１厘領域１１ａ
、１２ａを選択酸化法により厚いフィールドシリコンオ
キサイド膜１１、１２を形成する工程を用いて形成する
。
この場合、フィールドオキサイド膜１１には、シリコン
ゲート型ＭＯＳＦＥＴ及びＭＯＳキャパシタを含む１ト
ランジスタ型メモリセルからなるアクティブ領域を配置
すべき開口部１３が設けられるようにし、オキサイド膜
１２はアクティブ領域配置部を取囲む基板電極を形成す
る際に不純物選択マスクとして用いるべく例えば環状に
形成する。
次に、開口部１３内の基板表面と、オキサイド膜１２の
両側に露呈された基板表面とを酸化して薄いシリコンオ
キサイド膜１４，１５，１６を形成する。この後、ＣＶ
Ｄ法により基板上面に１層目のポリシリコンをデポジッ
トし、所望のキャパシタ電極パターンにしたがつてホト
リソグラフィ技術でパターニングすることによりキャパ
シタ電極用ポリシリコン層１７を形成する。このポリシ
リコン層１７はデポジションの過程で又はその後で高濃
度に不純物がドープされることによつて低抵抗化される
。そして、ポリシリコン層１７の表面は酸化等の手断を
用い層間絶縁用のシリコンオキサイド膜１８が形成され
る。（ｂ）シリコンオキサイド膜１４の一部及びシリコ
ンオキサイド膜１５，１６をエッチ除去した後、ＣＶＤ
法により基板上面に２層目ポリシリコンをデポジットし
、適宜パターニングすることによりゲート用ポリシリコ
ン層２０及びガードリングコンタクト用ポリシリコン層
２１を形成する。
この場合、ポリシリコン層２０，２１−には高濃度にド
ナー不純物を含有させるようにし、それによつて各々の
層２０，２１を低抵抗化すると共に層２１からのドーピ
ングにより基板表面にＮ＋型ガードリングコンタクト領
域２３が形成される。（ｃ）ポリシリコン層２０，２１
及びオキサイド膜１１，１２をマスクとして適当なドナ
ー不純物を選択的にイオン打込みして基板表面にＮ＋型
ソース領域２４、Ｎ＋型ガードリング領域２５及びＮ＋
型周辺領域２６を形成する。
このと！き、ドナー不純物はポリシリコン層２０，２１
にも高濃度にドープされ、これらの層２０，２１を低抵
抗化させる。この後、酸化処理によりポリシリコン層２
０，２１の表面にシリコンオキサイド膜２８，２９をそ
れぞれ形成すると共４に基板の露呈表面にもシリコンオ
キサイド膜を形成する。（ｄ）ＣＶＤ法により基板上面
にＰＳＧ（リンケイ酸ガラス）等からなるパッシベーシ
ョン膜３０を形成した後、ホトエッチングによりコンタ
クト孔３１，３２，３３を形成する。
そして、再びホトエッチングにより厚いフィールドシリ
コンオキサイド膜１２を選択的にエッチ除去して基板電
極用のコンタクト孔３４を形成する。（ｅ）Ａ１等の電
極金属を基板上面に真空蒸着した後、ホトリソグラフィ
技術により適宜パターニングしてゲート電極層３５，電
位源用配線層３６及び基板電極層３７を形成する。
しかしながら、上記した基板電極形成法には、厚いフィ
ールドオキサイド膜１２をエッチ除去するための工程を
特別に追加する必要があること、及びオキサイド膜１２
のエッチ除去が容易でなく長時間を要することなどの欠
点があつた。
この発明の目的は、比較的簡単なコンタクト孔エッチ処
理により基板電極形成を可能にした改良された半導体装
置の製法を提供することにある。
この発明の他の目的は、特別のエッチ工程を追加するこ
となく基板電極を形成しうる新規な半導体装置の製法を
提供することにある。この発明による方法は、基板電極
部形成の際の選択マスクとして、厚いフィールドオキサ
イド膜を用いるのではなく、それに代えて薄いシリコン
オキサイド膜のような絶縁膜とポリシリコン層との積層
膜を用いるようにしたことを特徴とするものであり、以
下、添付図面に示す実施例について詳述する。第２図ａ
−ｅは、この発明の一実施例によるＭＯＳＩＣの製造過
程を示すもので、第１図におけると同様な部分には同様
な符号を付して示す。
第２図の各工程ａ−ｅは次の通りである。（ａ）先に第
１図ａについて述べたと同様な方法でＰ型シリコン半導
体基板１０の表面に反転防止用Ｐ＋型領域１１ａ及び厚
いフィールドオキサイド膜１１を形成する。
そして、フィールドオキサイド膜１１のアクティブ領域
配置用開口部１８内の基板表面に薄いゲート絶縁用シリ
コンオキサイド膜１４を熱生成させると共に、これと同
時の酸化処理で基板電極形成部に相当する基板表面にも
薄いシリコンオキサイド膜３８を形成する。この後、ポ
リシリコン層１７の表面を酸化してシリコンオキサイド
膜１８を形成する。（ｂ）シリコンオキサイド膜１４，
３８の各一部分を選択的にエッチ除去した後、２層目ポ
リシリコン層２０，２１を形成するのと同時の処理でシ
リコンオキサイド膜３８上にマスク用ポリシリコン層３
９を形成する。
このときのポリシリコンデポジション処理あるいはその
後のドナー不純物デポジション工程によりドナー不純物
が基板内に拡散されることによりＮ＋型ガードリングコ
ンタクト領域２３が形成される。（Ｃ）ポリシリコン層
２０，２１，３９をマスクとして且つシリコンオキサイ
ド膜１４，３８の露呈部分を介して基板表面に選択的に
ドナー不純物イオンを打込むことによりＮ＋型ソース領
域２４，Ｎ＋型ガードリング領域２５及びＮ＋型周辺領
域２６を形成する。
このときポリシリコン層２０，２１，３９中にもドナー
不純物が高濃度にドープされるので、これらの層２０，
２１，３９は低抵抗化される。この後酸化処理によりポ
リシリコン層２０，２１，３９の表面にそれぞれシリコ
ンオキサイド膜２８，２９，３９ａを形成すると同時に
、基板表面の露呈部分２にもシリコンオキサイド膜を熱
生成させる。（ｄ）ホトエッチング処理によりシリコン
オキサイド膜３９ａを選択的に除去した後、ポリシリコ
ン層３９をエッチ除去する。しかる後、ＰＳＧ等のパッ
シベーション膜３０を基板上面に被着し−てホトエッチ
ングによりコンタクト孔３１，３２，３３を形成する。
シリコンオキサイド膜３８はコンタクト孔３３を形成す
るときのエッチング処理で同時に除去されるので、その
除去部には基板電極を配置すべき基板表面部分が露呈．
される。（ｅ）ゲート電極層３５，電位源用配線層３６
を形成するのと同時のＡＩ蒸着一ホトリソグラフィ処理
によりコンタクト孔３８を介して基板表面にオーミック
接触する基板電極層３７を形成する。
上記したこの発明の方法によれば、工程ｄで行なうポリ
シリコン層３９のエッチングが第１図の１２に示す厚い
シリコンオキサイド膜のエッチングに比較して制御性が
よく、容易且つ迅速であるため、基板電極形成に伴う歩
留低下をおさえ且つ基板電極形成に要する時間を短縮す
る上で好都合である。
次に、第３図を参照してこの発明の他の実施例≦よるＭ
ＯＳＩＣの製造工程ａ−ｅを説明する。
０Ｐ型シリコンからなる半導体基板４０の表面に選択的
イオン打込法により反転防止用Ｐ＋型領域４１ａと選択
酸化処理により厚いフィールドオキサイド膜４１を形成
する。
この場合、フィールドオキサイド膜４１はアクティブ領
域配置用開口部４２を有すると共に基板の基板電極配置
予定部を露呈させるように形成する。））酸化処理によ
り開口部４２内の基板表面及び基板電極配置予定部上に
それぞれシリコンオキサイド膜４３，４４を形成した後
、ＣＶＤ法により１層目ポリシリコンをデポジットし、
適宜パターニングすることによりゲート用ポリシリコン
層４５及びマスク用ポリシリコン層４６をそれぞれシリ
コンオキサイド膜４３，４４上に形成する。
そして、ポリシリコン層４５，４６をマスクとした選択
的イオン打込法によりＮ＋型ソース領域４７，Ｎ＋型ド
レイン領域４８，Ｎ＋型ガードリング領域４９，Ｎ＋型
周辺領域５０を形成する。この後、ポリシリコン層４５
，４６の表面を酸化してシリコンオキサイド膜５１，５
２を形成する。ｃ）ホトエッチング処理によりシリコン
オキサイド膜４３，４４，５１，５２の各一部分を選択
的に除去して、基板のソースコンタクト予定部、ポリシ
リコン層４５のゲートコンタクト予定部、基板のガード
リング領域配置予定部、ポリシリコン層４６の表面、基
板の周辺領域配置予定部をそれぞれ露呈させる。
】）基板上面にＣＶＤ法により２層目ポリシリコンをデ
ポジットした後、ホトリソグラフィ技術によりパターニ
ングすることによりエッチングストッパ用ポリシリコン
層５４，キャパシタ電極用ポリシリコン層５５，ガード
リングコンタクト用ポリシリコン層５６を形成する。
これらのポリシリコン層５４〜５６にはデポジションの
過程でもしくはその後に適当なドナー不純物を高濃度に
ドープするようにし、それによつてそれらの層５４〜５
６を低抵抗化させると共に、層５６を介しての不純物ド
ーピングによりＮ＋型ガードリング領域５８，Ｎ＋型周
辺領域５９を形成する。マスク用ポリシリコン層４６は
、２層目ポリシリコン層５３〜５６のパターニングの際
のホトエッチング処理で同時に除去される。（ｅ）基板
上面にＣＶＤ法によりＰＳＧ等のパシベーシヨン膜６０
をデポジットした後、ホトエッチングによりコンタクト
孔を形成する。
このときのエッチング処理でシリコンオキサイド膜４４
は除去され、基板の基板電極コンタクト予定部が露呈さ
れる。なお、ポリシリコン層５４は上記コンタクト孔エ
ッチングの際にゲート用ポリシリコン層４５の表面のシ
リコンオキサイド膜５１が過剰エッチされるのを防ぐ作
業をする。この後、ＡＩ等の電極金属を基板上面に真空
蒸着し、その不要部をエッチ除去することにより、ワー
ド線用配線層６１，電位源用配線層６２，基板電極層６
３を形成する。上記したこの発明の方法によれば、マス
ク用のポリシリコン層４６及びシリコンオキサイド膜４
４はいずれも他のポリシリコンエッチング工程又はシリ
コンオキサイドエッチング工程を流用して除去されるの
で、特別のホトエッチング工程を付加することなく基板
電極を形成することができ、大幅な工数低減並びに歩留
向上を達成できるものである。
又、以上の基板電極部は必ずしもガードリング部と共に
形成する必要はない。
【図面の簡単な説明】
第１図ａ−ｅはＭＯＳＩＣの製造過程を示す断面図、第
２図ａ−ｅは、この発明の一実施例によるＭＯＳＩＣの
製造過程を示す断面図、第３図ａ−ｅは、この発明の他
の実施例によるＭＯＳＩＣの製造過程を示す断面図であ
る。 １０，４０・・・・・・半導体基板、１１，１２，４１
・・・・・・フィールドオキサイド膜、１４〜１６，３
８・・・・・・シリコンオキサイド膜、１７，４５，４
６・・・・・・１層目ポリシリコン層、１９〜２１，３
９，５３〜５６・・・・・・２層目ポリシリコン層、２
５，４９，５８・・・・・・Ｎ＋型ガードリング領域、
３７，６３・・・・・・基板電極層。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板の表面上又は半導体基板表面上の絶縁膜
    を介してデポジットしたポリシリコン層をパターニング
    する工程と、少なくとも前記ポリシリコン層上に絶縁膜
    を形成する工程と、前記基板及びポリシリコンをおおう
    絶縁膜の所定部分を選択的にエッチ除去してコンタクト
    孔を形成する工程と、前記コンタクト孔に配線層の一部
    を配置する工程とを含む半導体装置の製法であつて、基
    板電極層を形成する際の選択マスクを前記ポリシリコン
    層のパターニングと同時に絶縁膜上に形成し、前記選択
    マスク用のポリシリコンを除去した後、前記コンタクト
    孔を形成する工程と同時に前記絶縁膜を除去して前記基
    板電極層を接触させるべき基板表面部分を露呈させるよ
    うにしたことを特徴とする半導体装置の製法。 ２ 半導体基板の表面上に絶縁薄膜を介してデポジット
    した１層目のポリシリコン層をパターニングしてＭＯＳ
    型素子のゲート電極部を形成する工程と、前記絶縁薄膜
    或いは、再形成した絶縁薄膜上にデポジットした２層目
    のポリシリコン層をパターニングする工程と、前記基板
    をおおう絶縁膜の所定部分を選択的にエッチ除去してコ
    ンタクト孔を形成する工程と、前記コンタクト孔に配線
    層の一部を配置すると同時に前記露呈された基板表面部
    分に基板電極層をオーミック接触させる工程とを含む半
    導体装置の製法であつて、前記基板電極層を形成する際
    の選択マスクを、前記ＭＯＳ型素子のゲート電極部形成
    と同時の処理で絶縁薄膜上に１層目ポリシリコン層を重
    ねた形で形成し、前記選択マスクを構成する１層目ポリ
    シリコンを前記２層目ポリシリコン層のパターニングの
    際に同時にエッチ除去した後、前記コンタクト孔を形成
    するのと同時のエッチング処理で前記選択マスクを構成
    する絶縁薄膜を除去して前記基板電極層を接触させるべ
    き基板表面部分を露呈させるようにしたことを特徴とす
    る半導体装置の製法。
JP54007102A 1979-01-26 1979-01-26 半導体装置の製法 Expired JPS6055988B2 (ja)

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