JPS581872A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPS581872A JPS581872A JP56098589A JP9858981A JPS581872A JP S581872 A JPS581872 A JP S581872A JP 56098589 A JP56098589 A JP 56098589A JP 9858981 A JP9858981 A JP 9858981A JP S581872 A JPS581872 A JP S581872A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- partitioned
- memories
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリアクセス方式に関し、特にメモリをアク
セスするときにその先頭アドレスを任意に選択してもそ
れにもとづき一定の大きさの領域をアクセスできるよう
にしたメモリアクセス方式％式％ 従来、メモリをアクセスする場合には、アクセス時に読
出されるメモリ領域が一定のビット数に固定化されてい
る。そのために逆にメモリをアクセスする場合には、前
記一定のビット数毎にこれを先頭番地とする固定領域単
位毎にメモリをアクセスするように構成され工いる。例
えば第１図に示す如く、メモリＭのアクセス時に読出さ
れるメモリ領域が実線で示す境界を有する４ビット単位
の場合には、このメモリＭを４ビツト毎に区切った先頭
の素子１．Ｉａ、ｌｂ、ｌｃのアドレスを先頭アドレス
としてのみこのメモリＭがアクセスされていた。したが
って、第２図（イ）に示す如ぎ線りの画像情報をアクセ
スする場合、まず先頭素子１’に先頭アドレスとして４
ビツト読出゛してその画像情報を検索した結果、次には
第２図（ハ）の斜線部分に示す如２ｔ４ビット単位のア
クセスを行なうことが望ましいとわかってもこのような
ことができなかった。このような場合には、第２図（ロ
）Ｋ示す如く、素子１．Ｉａ、ｌｂ、ｌｃをそれぞれ先
頭アドレスとする４つの固定領域を別個に読出し、その
結果得られたデータにもとづき第２図（ハ）の斜線部に
示す如き画像情報を作成してこれを検討するという方式
をとらざるを得なかった。それ故、従来のメモリアクセ
ス方式では、次に検索すべき適切な先頭番地がわかって
いても、これが前記の如（、固定領域の先部帯地でない
場合には、複数回メモリをアクセスしなければならず、
このため、例えば画像データ処理の場合にはデータ処理
速度が遅くなるという問題が存在する。
セスするときにその先頭アドレスを任意に選択してもそ
れにもとづき一定の大きさの領域をアクセスできるよう
にしたメモリアクセス方式％式％ 従来、メモリをアクセスする場合には、アクセス時に読
出されるメモリ領域が一定のビット数に固定化されてい
る。そのために逆にメモリをアクセスする場合には、前
記一定のビット数毎にこれを先頭番地とする固定領域単
位毎にメモリをアクセスするように構成され工いる。例
えば第１図に示す如く、メモリＭのアクセス時に読出さ
れるメモリ領域が実線で示す境界を有する４ビット単位
の場合には、このメモリＭを４ビツト毎に区切った先頭
の素子１．Ｉａ、ｌｂ、ｌｃのアドレスを先頭アドレス
としてのみこのメモリＭがアクセスされていた。したが
って、第２図（イ）に示す如ぎ線りの画像情報をアクセ
スする場合、まず先頭素子１’に先頭アドレスとして４
ビツト読出゛してその画像情報を検索した結果、次には
第２図（ハ）の斜線部分に示す如２ｔ４ビット単位のア
クセスを行なうことが望ましいとわかってもこのような
ことができなかった。このような場合には、第２図（ロ
）Ｋ示す如く、素子１．Ｉａ、ｌｂ、ｌｃをそれぞれ先
頭アドレスとする４つの固定領域を別個に読出し、その
結果得られたデータにもとづき第２図（ハ）の斜線部に
示す如き画像情報を作成してこれを検討するという方式
をとらざるを得なかった。それ故、従来のメモリアクセ
ス方式では、次に検索すべき適切な先頭番地がわかって
いても、これが前記の如（、固定領域の先部帯地でない
場合には、複数回メモリをアクセスしなければならず、
このため、例えば画像データ処理の場合にはデータ処理
速度が遅くなるという問題が存在する。
したがって本発明はこのような問題を改善するためメモ
リの任意のアドレスな死頭番地として一定のビット数だ
けアクセスできるようにしたメモリアクセス方式の提供
を目的とするものである。
リの任意のアドレスな死頭番地として一定のビット数だ
けアクセスできるようにしたメモリアクセス方式の提供
を目的とするものである。
そしてこのために本発明におけるメモリアクセス方式で
は、メモリと、続出装置とを備え該メモリに対し所定の
アドレスにアクセスされるデータ長式において、このメ
モリな′複数の区分メモリにより区分構成し且つ各区分
メモリに該データを分担して格納するとともに上記メモ
リのアクセス先の先頭番地にもとづき上記アドレス制御
部より区分メモリをアクセスするアドレス制御部を設け
、該先頭番地に引続く、皺一定数量のデータ長のデータ
を得るようにしたことを特徴とする。
は、メモリと、続出装置とを備え該メモリに対し所定の
アドレスにアクセスされるデータ長式において、このメ
モリな′複数の区分メモリにより区分構成し且つ各区分
メモリに該データを分担して格納するとともに上記メモ
リのアクセス先の先頭番地にもとづき上記アドレス制御
部より区分メモリをアクセスするアドレス制御部を設け
、該先頭番地に引続く、皺一定数量のデータ長のデータ
を得るようにしたことを特徴とする。
本発明な一実施例にもとづき詳述するに先立ち、本発明
の概略を第３図および第４図（ロ）にもとづき説明する
。
の概略を第３図および第４図（ロ）にもとづき説明する
。
本発明では、＃！３図におけるメモリＭにおける同一の
素子領域（すなわち同一番号の付与された素子）（１ｍ
ｌａｍ １ｂ＊ ｌｃ）、（Ｌ ２ａｅ２ｂ
、２Ｃ〕、〔３，３ａ、３ｂ、３ｃ〕およびＣ４＊
４ａ＊ ４ Ｎ ４’：ｌｔ−それぞれ同一の区分
メモリ１−１． １−２． １−３および１−４内に設
ける。そして第３図において、例えば素子２を先頭にし
て２．ｌａ、４，３ａｔ’一単位として読出子とぎ、素
子２０Ｘ、 Ｙ方向の先頭アドレス〔０１，００）に
もとづき、後述する方法により、区分メモリ１−１に対
してはＸ、Ｙ方向のアドレス（１，０）を発生させて素
子１ａを読出て。また、区分メモリ１−２に対してはア
ドレス〔０゜０〕を発生させて素子２を読出し、区分メ
モリ１−３に対してはアドレス（１，０）を発生させて
素子３ａを読出子。そしてこれらの各素子を２゜ｌａ、
４．３Ｈの順序で出力する。このようにすることにより
、素子２を先頭にしてメモリＭをアクセスすることがで
きる。
素子領域（すなわち同一番号の付与された素子）（１ｍ
ｌａｍ １ｂ＊ ｌｃ）、（Ｌ ２ａｅ２ｂ
、２Ｃ〕、〔３，３ａ、３ｂ、３ｃ〕およびＣ４＊
４ａ＊ ４ Ｎ ４’：ｌｔ−それぞれ同一の区分
メモリ１−１． １−２． １−３および１−４内に設
ける。そして第３図において、例えば素子２を先頭にし
て２．ｌａ、４，３ａｔ’一単位として読出子とぎ、素
子２０Ｘ、 Ｙ方向の先頭アドレス〔０１，００）に
もとづき、後述する方法により、区分メモリ１−１に対
してはＸ、Ｙ方向のアドレス（１，０）を発生させて素
子１ａを読出て。また、区分メモリ１−２に対してはア
ドレス〔０゜０〕を発生させて素子２を読出し、区分メ
モリ１−３に対してはアドレス（１，０）を発生させて
素子３ａを読出子。そしてこれらの各素子を２゜ｌａ、
４．３Ｈの順序で出力する。このようにすることにより
、素子２を先頭にしてメモリＭをアクセスすることがで
きる。
以下本発明の一実施例を第３図ないし第７図にもとづき
説明する。
説明する。
、第３図はメモリの素子の配列状態およびそのＸ。
Ｙ方向のアドレスを示し、第４図（イ）は本発明の一実
施例構成、同図（ロ）はその区分メモリの説明図、第５
図はアドレス制御部の祥細構成図、第６図および７図は
動作説明図である。
施例構成、同図（ロ）はその区分メモリの説明図、第５
図はアドレス制御部の祥細構成図、第６図および７図は
動作説明図である。
図中、１はメモリであってｌ！１図および第３図のメモ
リＭに相当するもの、２は第１アドレス制御部、３は第
２アドレス制御部、４は順序制御部、５はマルチプレク
サ、６はＥＯＲ回路である。
リＭに相当するもの、２は第１アドレス制御部、３は第
２アドレス制御部、４は順序制御部、５はマルチプレク
サ、６はＥＯＲ回路である。
メモリｌは、アクセス量が例えば４ビット単位のもので
あって、４個の区分メモリ１−１．１−２．１−３およ
び１−４により構成されている９区分メモリ１−１には
ＲＡＭにより構成され、アクセス単位の１の素子のビッ
ト、つまり１．ｌａ。
あって、４個の区分メモリ１−１．１−２．１−３およ
び１−４により構成されている９区分メモリ１−１には
ＲＡＭにより構成され、アクセス単位の１の素子のビッ
ト、つまり１．ｌａ。
１ｂ、１ｃという同一素子領域が形成されている、そし
てこの区分メモ９１−１は、第４図（ロ）に示す如くア
ドレスが付与されており、例えば区分メモリ１−１に対
して伝達されるＸ、Ｙアドレスが〔１，１〕の場合には
、素子１ｃがアクセスされるものである。区分メモリ１
−２をエアクセス単位の２ ｔ ２ ａ＊ ２ ｂ
ｖ ２ ｃという同一素子領域が形成され、区分メ
モリ１−３にはアクセス単位の３゜３ａ、３ｂ、３ｃと
いう同一素子領域が形成され、そして区分メモリ１−４
にはこれまたアクセス単位の４，４ａ、４ｂ、４ｃとい
う同一素子領域が形成されている。そしてこれらの区分
メモリｌ−２ないし１−４は、区分メモリ１−１と同様
に、いずれもＲＡＭにより構成され、それぞれアドレス
に応じてそれに対応する素子がアクセスされるものであ
る。
てこの区分メモ９１−１は、第４図（ロ）に示す如くア
ドレスが付与されており、例えば区分メモリ１−１に対
して伝達されるＸ、Ｙアドレスが〔１，１〕の場合には
、素子１ｃがアクセスされるものである。区分メモリ１
−２をエアクセス単位の２ ｔ ２ ａ＊ ２ ｂ
ｖ ２ ｃという同一素子領域が形成され、区分メ
モリ１−３にはアクセス単位の３゜３ａ、３ｂ、３ｃと
いう同一素子領域が形成され、そして区分メモリ１−４
にはこれまたアクセス単位の４，４ａ、４ｂ、４ｃとい
う同一素子領域が形成されている。そしてこれらの区分
メモリｌ−２ないし１−４は、区分メモリ１−１と同様
に、いずれもＲＡＭにより構成され、それぞれアドレス
に応じてそれに対応する素子がアクセスされるものであ
る。
第１アドレス制御部２は、アクセスすべき先頭素子のＸ
アドレスに応じて区分メモリ１−１ないし１−４に対す
るＸアドレスを付与するものである。この第１アドレス
制御部２は１例えば第５図に示す如く構成され、ＥＯＲ
回路６、入力端子Ｔｏ。
アドレスに応じて区分メモリ１−１ないし１−４に対す
るＸアドレスを付与するものである。この第１アドレス
制御部２は１例えば第５図に示す如く構成され、ＥＯＲ
回路６、入力端子Ｔｏ。
Ｔ１ および出力端子Ｏｏ 、 Ｏｒ を有する。
そしてこの入力端子Ｔｏ、’Ｉ’１には、先頭素子に対
する第３図のＸアドレス情報、ＡＩ（ここでＡ１ が
上位アドレス、Ａｏ が下位アドレス）が図示の状態
で印加される。例えば、第３図において素子２を先頭素
子としてｒ２ｅ １ ｖ ４．ａ ａ」をアクセス
するとき、その先頭素子のＸアドレス（０，１）（こＣ
”Ｃ’ＡＩ＝０． ＡＯ＝１ ）が入力端子Ｔｏ 、
Ｔ＋ （１”。
する第３図のＸアドレス情報、ＡＩ（ここでＡ１ が
上位アドレス、Ａｏ が下位アドレス）が図示の状態
で印加される。例えば、第３図において素子２を先頭素
子としてｒ２ｅ １ ｖ ４．ａ ａ」をアクセス
するとき、その先頭素子のＸアドレス（０，１）（こＣ
”Ｃ’ＡＩ＝０． ＡＯ＝１ ）が入力端子Ｔｏ 、
Ｔ＋ （１”。
にはＡＯ＝１が、Ｔｔ にはＡ１：＝Ｑが印加される
）に入力される。そしてその結果、出力端子Ｑｏ に
は「１」が、また出力端子０ＩＬｌｃはｒＯＪが出力さ
れる。
）に入力される。そしてその結果、出力端子Ｑｏ に
は「１」が、また出力端子０ＩＬｌｃはｒＯＪが出力さ
れる。
第２アドレス制御部３は、アクセスすべき先頭し１−４
に対するＸアドレスを付与するものである。この第２ア
ドレス制御部３は上記第１アドレス制御部２と同様に構
成されるものであって、例えば第５図に示す如く、ＥＯ
Ｒ回路６°、入力端子Ｔｏ“、Ｔ１′および出力端子Ｑ
Ｏ１、Ｑ、ｌを有する。
に対するＸアドレスを付与するものである。この第２ア
ドレス制御部３は上記第１アドレス制御部２と同様に構
成されるものであって、例えば第５図に示す如く、ＥＯ
Ｒ回路６°、入力端子Ｔｏ“、Ｔ１′および出力端子Ｑ
Ｏ１、Ｑ、ｌを有する。
そして入力端子Ｔｏ’、’Ｉ’ｓ’には先頭素子のＹア
ドレス情報、Ａｓ（ここでＡ３ が上位アドレス、Ａ２
が下位アドレス）が図示の状態で印加される。例えは、
第３図において素子２を先Ｒ菓子として「２、ｌａ、４
，３ａＪをアクセスするときその先頭素子のＸアドレス
（０，０）（ここでＡｓ ＝Ｑ 。
ドレス情報、Ａｓ（ここでＡ３ が上位アドレス、Ａ２
が下位アドレス）が図示の状態で印加される。例えは、
第３図において素子２を先Ｒ菓子として「２、ｌａ、４
，３ａＪをアクセスするときその先頭素子のＸアドレス
（０，０）（ここでＡｓ ＝Ｑ 。
Ａ２＝θ）が入力端子Ｔｏ’、ＴＩ’に入力され（Ｔｏ
ｌにはＡ２ が Ｔｔ ＋にはＡ３ が印加される
）、その結果出力端子Ｑ ｏ ＋および０１１にはそれ
ぞれ「０」が出力される。そして区分メモリ１−１ない
し１−４に対して上記第１アドレス制御部２から出力さ
れたＸアドレスと、上記第２アドレス制御部３から出力
されたＸアドレスにもとづきこれらの区分メモリ１−１
ないし１−４がアクセスされる。
ｌにはＡ２ が Ｔｔ ＋にはＡ３ が印加される
）、その結果出力端子Ｑ ｏ ＋および０１１にはそれ
ぞれ「０」が出力される。そして区分メモリ１−１ない
し１−４に対して上記第１アドレス制御部２から出力さ
れたＸアドレスと、上記第２アドレス制御部３から出力
されたＸアドレスにもとづきこれらの区分メモリ１−１
ないし１−４がアクセスされる。
なお第６図に、先頭素子として素子２ないし４゜ｌｂ、
２ｂ、ＩＣ，３！ｌおよび１ａがそれぞれ選択されたと
ぎ、第１アドレス制御部２および第２アドレス制御部３
から各区分メモリ１−１ないし１−４（第６図ではＲＡ
ＭＩないし凡ＡＭ４と図示）に対して伝達されるアクセ
ス先のアドレスを図示する。したがって、素子２を先頭
素子としてアクセスするとき、区分メモリ１−１にはＸ
、 Ｘアドレス（１，０）が印加されるので素子１ａ
がアクセスされ１区分メモリ１−２にはＸ、Ｘアドレス
（０，０）が印加されるので素子２がアクセスされ、区
分メモリ１−３にはＸ、Ｘアドレス〔１，０〕が印加さ
れるので素子３ａがアクセスされ、区分メモリ１−４に
はＸ、Ｘアドレス〔０゜０〕が印加されるので素子４が
アクセスされることがわかる。
２ｂ、ＩＣ，３！ｌおよび１ａがそれぞれ選択されたと
ぎ、第１アドレス制御部２および第２アドレス制御部３
から各区分メモリ１−１ないし１−４（第６図ではＲＡ
ＭＩないし凡ＡＭ４と図示）に対して伝達されるアクセ
ス先のアドレスを図示する。したがって、素子２を先頭
素子としてアクセスするとき、区分メモリ１−１にはＸ
、 Ｘアドレス（１，０）が印加されるので素子１ａ
がアクセスされ１区分メモリ１−２にはＸ、Ｘアドレス
（０，０）が印加されるので素子２がアクセスされ、区
分メモリ１−３にはＸ、Ｘアドレス〔１，０〕が印加さ
れるので素子３ａがアクセスされ、区分メモリ１−４に
はＸ、Ｘアドレス〔０゜０〕が印加されるので素子４が
アクセスされることがわかる。
順序制御部４は各区分メモ！７１−１ないし１−４から
それぞれ１個ずつアクセスされる素子１に第３図の状態
に配置するために、マルチプレクサ５を制御するもので
ある。このマルチプレクサ５は、第７図け）のＨ，口、
田、四に位置する順序で出力素子を出力するものであっ
て、例えば第３図の素子２′４を先頭素子としてアクセ
スするとき第７図（ロ）の４つの素子がこれに示す配置
でアクセスされるものであるから、この場合、マルチプ
レクサ５は先ず素子２を１番目に出力し、次いで素子１
ａ。
それぞれ１個ずつアクセスされる素子１に第３図の状態
に配置するために、マルチプレクサ５を制御するもので
ある。このマルチプレクサ５は、第７図け）のＨ，口、
田、四に位置する順序で出力素子を出力するものであっ
て、例えば第３図の素子２′４を先頭素子としてアクセ
スするとき第７図（ロ）の４つの素子がこれに示す配置
でアクセスされるものであるから、この場合、マルチプ
レクサ５は先ず素子２を１番目に出力し、次いで素子１
ａ。
４．３ａを順次出力するように選択制御される。
そして、第３図から明らかな如く、先頭素子にもとづき
、各素子の配列パターンは定められたものであるから、
その先頭素子に応じてマルチプレクサ５の出力順序はあ
らかじめ決定されている。したがって順序制御部４を几
ＯＭで構成し、先頭素子のアドレス情報にもとづきこの
ＲＯＭをアクセスしてマルチプレクサ５０制御信号を出
力し、この制御信号によりマルチプレクサ５を上記の如
く制御することもできる。
、各素子の配列パターンは定められたものであるから、
その先頭素子に応じてマルチプレクサ５の出力順序はあ
らかじめ決定されている。したがって順序制御部４を几
ＯＭで構成し、先頭素子のアドレス情報にもとづきこの
ＲＯＭをアクセスしてマルチプレクサ５０制御信号を出
力し、この制御信号によりマルチプレクサ５を上記の如
く制御することもできる。
次に第４図Ｈ）に示す本発明の一実施例の動作について
説明する。
説明する。
例えば、第３図における素子１，２．３．４’に続出し
た、次に素子３ａを先頭素子として一定単位である４素
子、すなわち３ ａ、 ４ ａ、 Ｉ Ｃ，２Ｃを
アクセス丁べきであると判定した場合、第１アドレス制
御部２には素子３ａのＸアドレス「１０」が伝達され、
また第２アドレス制御部３には素子３ａのＹアドレス「
０１」が伝達される。
た、次に素子３ａを先頭素子として一定単位である４素
子、すなわち３ ａ、 ４ ａ、 Ｉ Ｃ，２Ｃを
アクセス丁べきであると判定した場合、第１アドレス制
御部２には素子３ａのＸアドレス「１０」が伝達され、
また第２アドレス制御部３には素子３ａのＹアドレス「
０１」が伝達される。
その結果、区分メモリ１−３にはＸ、Ｙアドレス（１，
０）が印加されて素子３ａが続出され、区分メモリ１−
４にはＸ、Ｙアドレス（１，０：］が印加されて素子４
ａが読出される。そして区分メモリ１−１にはＸ、Ｙア
ドレス［１，１］が印加されて素子ＩＣが読出され、区
分メモ！Ｊｌ−２にはＸ、Ｙアドレス（１，１）が印加
されて素子２Ｃが読出される。
０）が印加されて素子３ａが続出され、区分メモリ１−
４にはＸ、Ｙアドレス（１，０：］が印加されて素子４
ａが読出される。そして区分メモリ１−１にはＸ、Ｙア
ドレス［１，１］が印加されて素子ＩＣが読出され、区
分メモ！Ｊｌ−２にはＸ、Ｙアドレス（１，１）が印加
されて素子２Ｃが読出される。
このとき順序制御部４にも先頭素子３ａのＸ。
Ｙ方向アドレス（１０，０１３が印加されるので、これ
により順序制御部４は、マルチプレクサ５が最初に区分
メモリ］−３から伝達された素子を出力し、以下区分メ
モリ１−４． １−１． １−２から伝達された素子を
出力するように、このマルチプレクサ５を制御する。こ
れによりマルチプレクサ５から、素子３ａ、４ａ、ｌｃ
、２ｃが順次出力され、かくして素子３ａを先頭素子と
してメモリＭｇアクセスすることができる。
により順序制御部４は、マルチプレクサ５が最初に区分
メモリ］−３から伝達された素子を出力し、以下区分メ
モリ１−４． １−１． １−２から伝達された素子を
出力するように、このマルチプレクサ５を制御する。こ
れによりマルチプレクサ５から、素子３ａ、４ａ、ｌｃ
、２ｃが順次出力され、かくして素子３ａを先頭素子と
してメモリＭｇアクセスすることができる。
なお上記の説明はメモリＭのアクセス単位が４の場合に
ついて説明したが、一般にメモリＳが第８図に示す如（
、幅がＰ素子でＮ素子単位でアクセスするとき、先頭素
子のアドレスをＡとした場合、Ｎ個の区分メモリｍ −
１ないしｍ−Ｎによりメモリを構成し、各区分メモリに
対するアドレスは、Ｘ方向、Ｙ方向とも、それぞれ第９
図に示すアドレス制御部により求めることができる。
ついて説明したが、一般にメモリＳが第８図に示す如（
、幅がＰ素子でＮ素子単位でアクセスするとき、先頭素
子のアドレスをＡとした場合、Ｎ個の区分メモリｍ −
１ないしｍ−Ｎによりメモリを構成し、各区分メモリに
対するアドレスは、Ｘ方向、Ｙ方向とも、それぞれ第９
図に示すアドレス制御部により求めることができる。
第９図において、７は割算器であって先頭素子のアドレ
スｔｔＡとしたときこれをＮで割った商と金りＣを出力
する。この場合、Ｎが２０ の形ならば単に人の下位
１ｏｇｚＮビットを余りとし、上位を商とすればよい。
スｔｔＡとしたときこれをＮで割った商と金りＣを出力
する。この場合、Ｎが２０ の形ならば単に人の下位
１ｏｇｚＮビットを余りとし、上位を商とすればよい。
８はディジタル・コンパレータであってそれぞれ重み１
，２．・・・・・・Ｎに対応する出力を持ち、各出力は
重みなＷとしたとぎＷ）ＣならばＯ２Ｗ≦Ｃならば１を
出力するものである。
，２．・・・・・・Ｎに対応する出力を持ち、各出力は
重みなＷとしたとぎＷ）ＣならばＯ２Ｗ≦Ｃならば１を
出力するものである。
例えは、上記第３図ないし第７図の例においては、Ｘ方
向のアドレスに対しては区分メモリ１−１および１−３
がそれぞれ重み１であり、区分メモリ１−２および１−
４が重み２である。そしてＹ方向のアドレスに対しては
区分メモリ１−１および１−２が重み１であり、区分メ
モリ１−３および１−４が重み２となる。同様にして、
例えばアクセス単位が４×４の場合には、重みは工ない
し４まで設けられることになる。
向のアドレスに対しては区分メモリ１−１および１−３
がそれぞれ重み１であり、区分メモリ１−２および１−
４が重み２である。そしてＹ方向のアドレスに対しては
区分メモリ１−１および１−２が重み１であり、区分メ
モリ１−３および１−４が重み２となる。同様にして、
例えばアクセス単位が４×４の場合には、重みは工ない
し４まで設けられることになる。
と、ディジタル・コンパレータ８から出力された１また
はＯを加算して、区分メモリｍ−１へのアクセス情報と
して伝達するものである。また９−２・・・・・・９−
Ｎもこれまた加算器であって、上記加算器９−１と同様
にして、それぞれ区分メモリｍ−２・・・・・・ｍ −
Ｎへのアクセス情報を送出するものである。
はＯを加算して、区分メモリｍ−１へのアクセス情報と
して伝達するものである。また９−２・・・・・・９−
Ｎもこれまた加算器であって、上記加算器９−１と同様
にして、それぞれ区分メモリｍ−２・・・・・・ｍ −
Ｎへのアクセス情報を送出するものである。
したがって、割算器７に対して先頭素子のＸアドレス、
あるいはＹアドレスが伝達されればこれに応じて各区分
メモリｍ−１ないしｍ −Ｎに対するアクセス先が加算
器９−１ないし９−Ｎから出力されるので、これにもと
づき、例えば必要とするデータを読出丁ことができる。
あるいはＹアドレスが伝達されればこれに応じて各区分
メモリｍ−１ないしｍ −Ｎに対するアクセス先が加算
器９−１ないし９−Ｎから出力されるので、これにもと
づき、例えば必要とするデータを読出丁ことができる。
また、第９図に示されるアドレス制御部をＸアドレス用
とＸアドレス用にそれぞれ設けておけば、各区分メモリ
に対するアクセス先のアドレスを同時に求めることがで
きるので、データ処理速度をはるかに向上することがで
きる。
とＸアドレス用にそれぞれ設けておけば、各区分メモリ
に対するアクセス先のアドレスを同時に求めることがで
きるので、データ処理速度をはるかに向上することがで
きる。
以上説明の如く、結局本発明によれば、例えば第１０図
に示す如く、図形情報ｌをアクセスするに際して、もつ
とも効率的にメモリＳを、区分Ｓ−０，８−１，８−２
・・・とアクセスすることが、きわめて容易に、しかも
効率的に行なうことができるので、データ処理速度を非
常に速くすることができる。なお本発明では、アドレス
制御部をＲＯＭで構成することも勿論可能である。
に示す如く、図形情報ｌをアクセスするに際して、もつ
とも効率的にメモリＳを、区分Ｓ−０，８−１，８−２
・・・とアクセスすることが、きわめて容易に、しかも
効率的に行なうことができるので、データ処理速度を非
常に速くすることができる。なお本発明では、アドレス
制御部をＲＯＭで構成することも勿論可能である。
第１図はメモリの説明図、第２図は従来のメモリの問題
点の説明図、第３図はメモリ素子とアドレスの説明図、
第４図は本発明の一実施例構成図、第５図はアドレス制
御部の詳細構成図、第６図および第７図は動作説明図、
蔦８図はメモリの一般的な説明図、第９図は本発明の他
の実施例構成図、第１０図は本発明の詳細な説明したも
のである。 図中、ｌはメモリ、２は第１アドレス制御部、３は第２
アドレス制御部、４は順序制御部、５はマルチプレクサ
、６はＢＯＲ回路、７は割算器、８はディジタル番コン
パレータ、９−１ないし９−Ｎは加算器をそれぞれ示す
。 特許出願人 富士通株式会社 代理人弁塩士 山 谷 晧 榮
点の説明図、第３図はメモリ素子とアドレスの説明図、
第４図は本発明の一実施例構成図、第５図はアドレス制
御部の詳細構成図、第６図および第７図は動作説明図、
蔦８図はメモリの一般的な説明図、第９図は本発明の他
の実施例構成図、第１０図は本発明の詳細な説明したも
のである。 図中、ｌはメモリ、２は第１アドレス制御部、３は第２
アドレス制御部、４は順序制御部、５はマルチプレクサ
、６はＢＯＲ回路、７は割算器、８はディジタル番コン
パレータ、９−１ないし９−Ｎは加算器をそれぞれ示す
。 特許出願人 富士通株式会社 代理人弁塩士 山 谷 晧 榮
Claims (1)
- （１） メモリと、続出装置とを備え該メモリに対し
所定のアドレスにアクセスされるデータ長が一定数量と
なる様構成されたメモリアクセス方式において、このメ
モリを複数の区分メモリにより区分構成し且つ各区分メ
モリに核データを分担して格納するとともに上記メモリ
のアクセス先の先頭番地にもとづき上記アドレス制御部
より区分メモリをアクセスするアドレス制御部を設け、
該先頭番地に引続く、咳一定数量のデータ長のデータを
得るようにしたことを特徴とするメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098589A JPS581872A (ja) | 1981-06-25 | 1981-06-25 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098589A JPS581872A (ja) | 1981-06-25 | 1981-06-25 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS581872A true JPS581872A (ja) | 1983-01-07 |
Family
ID=14223827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098589A Pending JPS581872A (ja) | 1981-06-25 | 1981-06-25 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180324A (ja) * | 1983-03-31 | 1984-10-13 | Fujitsu Ltd | 半導体記憶装置 |
-
1981
- 1981-06-25 JP JP56098589A patent/JPS581872A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180324A (ja) * | 1983-03-31 | 1984-10-13 | Fujitsu Ltd | 半導体記憶装置 |
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