JPS5828675B2 - インタ−リ−ブメモリのアドレス方式 - Google Patents
インタ−リ−ブメモリのアドレス方式Info
- Publication number
- JPS5828675B2 JPS5828675B2 JP13157677A JP13157677A JPS5828675B2 JP S5828675 B2 JPS5828675 B2 JP S5828675B2 JP 13157677 A JP13157677 A JP 13157677A JP 13157677 A JP13157677 A JP 13157677A JP S5828675 B2 JPS5828675 B2 JP S5828675B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- line
- memory plane
- interleaved
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
本発明は、複数のメモリを同時に動作させるインターリ
ーブメモリにおいて、各メモリプレーンのアドレスを自
動的に決定するアドレス方式に関するものである。
ーブメモリにおいて、各メモリプレーンのアドレスを自
動的に決定するアドレス方式に関するものである。
第１図は、メモリのインターリーブを説明したものであ
る。
る。
２．２’、２“はメモリプレーンであり、３はアドレス
バス、４はデータバス、５が読み書きを指定する制御線
、６がタイミング線で、これらがメモリプレーンを接続
するメモリインターフェイスを構成している。
バス、４はデータバス、５が読み書きを指定する制御線
、６がタイミング線で、これらがメモリプレーンを接続
するメモリインターフェイスを構成している。
メモリインターフェイスラインは、時分割転送を行なう
ことによって、同時に２つ以上のメモリを動作させるこ
とが可能である。
ことによって、同時に２つ以上のメモリを動作させるこ
とが可能である。
各メモリプレーン内の数値は、アドレスを示しており、
メモリプレーン２と２′がインターリーブされており、
２“は、最後の奇数番目のメモリプレーンのためにイン
ターリーブされていない。
メモリプレーン２と２′がインターリーブされており、
２“は、最後の奇数番目のメモリプレーンのためにイン
ターリーブされていない。
従ってメモリプレーン２は、１２８に語までの偶数アド
レス、メモリプレーン２′は、１２８に語までの奇数ア
ドレス、メモリプレーン２“は、１２８に語から、１９
２に語までの連続した全アドレスを記憶している。
レス、メモリプレーン２′は、１２８に語までの奇数ア
ドレス、メモリプレーン２“は、１２８に語から、１９
２に語までの連続した全アドレスを記憶している。
この方式で、面倒なことは、アドレスの付は方である。
最も単純に考えられる方式を、第２図に示す。
アドレスバス５の内、上位数ビットと下位１ビツトを取
出し、これをスイッチレジスタ７と比較器８で、比較し
て、一致がとれた時に、該メモリプレーンが選択される
ようにするものである。
出し、これをスイッチレジスタ７と比較器８で、比較し
て、一致がとれた時に、該メモリプレーンが選択される
ようにするものである。
この時には、一致信号１１がメモリアレイ９に伝達され
、メモリの動作が始められる。
、メモリの動作が始められる。
メモリアレイアドレスラインは、メモリプレーンの選択
のために使ったアドレスバスの残りの部分が供給される
。
のために使ったアドレスバスの残りの部分が供給される
。
この方法の問題点は、スイッチを設定するのが手間にな
ることである。
ることである。
スイッチの設定誤りは、２重選択などの誤動作を起す原
因となる。
因となる。
インターリーブが入っている場合には、特にスイッチの
設定が複雑であり、設定誤りを起し易い。
設定が複雑であり、設定誤りを起し易い。
本発明は、上記のような、スイッチを使う方式の欠点を
なくすために考えられたもので、その目的は、必要なメ
モリプレーン数を挿入す１”Ｌば、自動的にアドレスの
割付を行うことができるインターリーブメモリのアドレ
ス方式を提供するにある。
なくすために考えられたもので、その目的は、必要なメ
モリプレーン数を挿入す１”Ｌば、自動的にアドレスの
割付を行うことができるインターリーブメモリのアドレ
ス方式を提供するにある。
本発明の特徴とするところは、各メモリプレーン毎に、
加算器と、選択論理回路と、比較回路を設け、加算器で
は、各メモリプレーン間に設けられたメモリプレーンア
ドレスを指定するためのアドレス指定ラインの入力に対
して当該メモリプレーンのメモリ容量だけ加算した値を
次のメモリプレーンに送り、選択論理回路は、インター
リーブされるメモリグループ内に、メモリがいくつ実装
されているかを示すインターリーブモード指定信号によ
ってアドレスバスのうちどのラインを選択するかを決定
し、選択されたアドレスラインを比較器に送り、比較器
では、このアドレスラインの内容とアドレス指定ライン
の内容を比較し、一致したときに当該メモリプレーンが
指定されるようにしたものである。
加算器と、選択論理回路と、比較回路を設け、加算器で
は、各メモリプレーン間に設けられたメモリプレーンア
ドレスを指定するためのアドレス指定ラインの入力に対
して当該メモリプレーンのメモリ容量だけ加算した値を
次のメモリプレーンに送り、選択論理回路は、インター
リーブされるメモリグループ内に、メモリがいくつ実装
されているかを示すインターリーブモード指定信号によ
ってアドレスバスのうちどのラインを選択するかを決定
し、選択されたアドレスラインを比較器に送り、比較器
では、このアドレスラインの内容とアドレス指定ライン
の内容を比較し、一致したときに当該メモリプレーンが
指定されるようにしたものである。
本発明によれば、インターリーブされるメモリグループ
内に、メモリがいくつ実装されているかを示すインター
リーブモード指定信号が、選択論理回路に入力され、選
択論理回路では、この信号に応じて、自動的にアドレス
バスから特定のアドレスラインを選択するようになって
おり、これにより、自動的にアドレスの割付が行なわれ
る。
内に、メモリがいくつ実装されているかを示すインター
リーブモード指定信号が、選択論理回路に入力され、選
択論理回路では、この信号に応じて、自動的にアドレス
バスから特定のアドレスラインを選択するようになって
おり、これにより、自動的にアドレスの割付が行なわれ
る。
第３図は本発明の実施例を示したものである。
この例は、２ウエイインターリーブの場合を示したもの
で、２および２′が、インターリーブされるメモリプレ
ーンを示している。
で、２および２′が、インターリーブされるメモリプレ
ーンを示している。
１２はメモリプレーンアドレスを指定するためのアドレ
ス指定ライン、１３はインターリーブモード指定信号線
１７からの信号に応じて、アドレスバス３から、特定の
ライン１８を選択して出力する選択論理回路、１４は選
択論理回路１３によって選択されたライン１８と、アド
レス指定ライン１２の内容を比較し、一致した場合に一
致出力信号１１を出力する比較器、１５はアドレス指定
ライン１２の内容に該プレーンのメモリ容量だけ加算し
たものを次のメモリプレーン２′にアドレス指定ライン
１２′を介して出力するものである。
ス指定ライン、１３はインターリーブモード指定信号線
１７からの信号に応じて、アドレスバス３から、特定の
ライン１８を選択して出力する選択論理回路、１４は選
択論理回路１３によって選択されたライン１８と、アド
レス指定ライン１２の内容を比較し、一致した場合に一
致出力信号１１を出力する比較器、１５はアドレス指定
ライン１２の内容に該プレーンのメモリ容量だけ加算し
たものを次のメモリプレーン２′にアドレス指定ライン
１２′を介して出力するものである。
今一例として、最大容量ＩＭ語で、１メモリプレーン当
り６４． ｋ語である場合を仮定すると、アドレス指定
ライン１２は４本であり、アドレス指定ライン１２の内
容は（ｏｏｏｏ）となり、加算回路１５でプラス１され
、アドレス指定ライン１２′の内容は（０００１）とな
る。
り６４． ｋ語である場合を仮定すると、アドレス指定
ライン１２は４本であり、アドレス指定ライン１２の内
容は（ｏｏｏｏ）となり、加算回路１５でプラス１され
、アドレス指定ライン１２′の内容は（０００１）とな
る。
メモリプレーン２は、もしメモリプレーン２′が実装さ
れていない時には、インターリーブモード指定信号線１
７は抵抗１６を介して電源Ｖｃｃに接続されており論理
レベルで１″となり、実装されている時には接地される
ため＋ ０１”となる。
れていない時には、インターリーブモード指定信号線１
７は抵抗１６を介して電源Ｖｃｃに接続されており論理
レベルで１″となり、実装されている時には接地される
ため＋ ０１”となる。
方、メモリプレーン２′は、バンクボードで信号線１７
′が接地されているために０″が入るようになっている
。
′が接地されているために０″が入るようになっている
。
′１′′の場合には、インターリーブをしないモードで
あり、選択論理回路１３では、上位の数ビットだけ（Ｉ
Ｍ語のメモリの例では、上位４ビツト）取出して、ライ
ン１８を介して比較器１４に送出する。
あり、選択論理回路１３では、上位の数ビットだけ（Ｉ
Ｍ語のメモリの例では、上位４ビツト）取出して、ライ
ン１８を介して比較器１４に送出する。
一方 ＩＩ Ｏ１１の場合には、インク−リーブをする
モードとなり、選択論理回路１３では、上位の数ビット
と下位の１ビツト（ＩＭ語のメモリの例では、上位３ビ
ツト下位１ビット）を取出して、ライン１８を介して比
較器１４に送出する。
モードとなり、選択論理回路１３では、上位の数ビット
と下位の１ビツト（ＩＭ語のメモリの例では、上位３ビ
ツト下位１ビット）を取出して、ライン１８を介して比
較器１４に送出する。
比較器１４は、選択論理回路１３からライン１８を介し
て送られて来た信号と、アドレス指定ライン１２の信号
を比較して、一致していれば、一致信号１１を出カシ７
、該メモリプレーンが選択されたことを示す。
て送られて来た信号と、アドレス指定ライン１２の信号
を比較して、一致していれば、一致信号１１を出カシ７
、該メモリプレーンが選択されたことを示す。
第４図は、選択論理回路１３の一具体例を示したもので
あり、２つのセレクタ１８．１９およびインバータ２０
から構成されている。
あり、２つのセレクタ１８．１９およびインバータ２０
から構成されている。
セレクタ１８は、インバータ２０を介して入力される信
号線１７の信号レベルによって、アドレスバス３のうち
、＋１６と＃Ｏのラインのうち１つを選択し、Ａ１６に
出力する。
号線１７の信号レベルによって、アドレスバス３のうち
、＋１６と＃Ｏのラインのうち１つを選択し、Ａ１６に
出力する。
セレクタ１８はインバータ２０の出力が゛Ｏパレベルの
とき＃１６を選択し ＋１１ ＋＋レベルの信号のとき
、＃Ｏのラインを選択する。
とき＃１６を選択し ＋１１ ＋＋レベルの信号のとき
、＃Ｏのラインを選択する。
セレクタ１９には、信号線１７の信号レベルが直接入力
されており、＋ｌ １ ｊ＋レベルのとき＝＃＝Ｏを選
択し ｆ＋ Ｑ １ルベルの場合Φ１６を選択してＡＯ
に出力するようになっている。
されており、＋ｌ １ ｊ＋レベルのとき＝＃＝Ｏを選
択し ｆ＋ Ｑ １ルベルの場合Φ１６を選択してＡＯ
に出力するようになっている。
したがって、セレクタ１８によってＡ１６に＋１６が選
択された場合は、ＡＯには４Ｉ−０が選択され、逆にＡ
１６に＋Ｏが選択された場合には、ＡＯには＋１６が選
択される。
択された場合は、ＡＯには４Ｉ−０が選択され、逆にＡ
１６に＋Ｏが選択された場合には、ＡＯには＋１６が選
択される。
Ａ１６からＡ１９までの４ビツトは、比較器１４へ、Ａ
Ｏ〜Ａ１５の１６ビツトは当該メモリプレーン内のアド
レスを示すものとなる。
Ｏ〜Ａ１５の１６ビツトは当該メモリプレーン内のアド
レスを示すものとなる。
今、信号線１７が゛１″レベルの場合、これはインター
リーブをしないモードであるが、この時、＝＃＝ １６
〜＃１９の上位４ビツトが比較器１４へ、＝＃＝Ｏ−＃
１５が当該メモリプレーン内のアドレスを示すものとし
て用いられ、またこれと逆に信号線１７が゛０°ルベル
の場合は、インターリーブモードであり、＝ｌｌ−０、
＋１７ 、＋１８、−ＩＮ、９の４ビットが比較器１４
へ、＃１６．寺１．Φ２゜〜＃１５の１６ビツトが当該
メモリプレーンのアドレスを示すことになる。
リーブをしないモードであるが、この時、＝＃＝ １６
〜＃１９の上位４ビツトが比較器１４へ、＝＃＝Ｏ−＃
１５が当該メモリプレーン内のアドレスを示すものとし
て用いられ、またこれと逆に信号線１７が゛０°ルベル
の場合は、インターリーブモードであり、＝ｌｌ−０、
＋１７ 、＋１８、−ＩＮ、９の４ビットが比較器１４
へ、＃１６．寺１．Φ２゜〜＃１５の１６ビツトが当該
メモリプレーンのアドレスを示すことになる。
このように、本発明の実施例によれば、メモリフレーン
の挿入によって、信号線１γのレベルが変化し、自動的
にインターリーブされたアドレスが決定され、最適なイ
ンターリーブを行うことが可能となる。
の挿入によって、信号線１γのレベルが変化し、自動的
にインターリーブされたアドレスが決定され、最適なイ
ンターリーブを行うことが可能となる。
以上、２ウエイインターリーブの場合について説明した
が、４ウエイでも８ウエイでも同様な方法で、自動的に
アドレスを割当てることが可能である。
が、４ウエイでも８ウエイでも同様な方法で、自動的に
アドレスを割当てることが可能である。
第５図は４ウエイまで可能な例を示したもので、インタ
ーリーブモード指定信号線１７−１．１７−２〜１７〜
１” 、１７−２”の内容によって、それぞれアドレス
の割当てが行なわれる。
ーリーブモード指定信号線１７−１．１７−２〜１７〜
１” 、１７−２”の内容によって、それぞれアドレス
の割当てが行なわれる。
例えば、メモリプレーン２について説明すると、メモリ
プレーン２だけの場合は、１７−１．１７−２の両信号
線が１′となりインターリーブなし、メモリプレーン２
′が挿入された場合は、１７−１のみがパ０′”となり
２ウエイインターリーブ、更にメモリプレーン２“ 、
２″′が挿入された場合は、１７−１．１７−２がとも
に０″となり、４ウェイインク−リーブを行うように、
選択論理回路１３に信号を与える。
プレーン２だけの場合は、１７−１．１７−２の両信号
線が１′となりインターリーブなし、メモリプレーン２
′が挿入された場合は、１７−１のみがパ０′”となり
２ウエイインターリーブ、更にメモリプレーン２“ 、
２″′が挿入された場合は、１７−１．１７−２がとも
に０″となり、４ウェイインク−リーブを行うように、
選択論理回路１３に信号を与える。
選択論理回路１３では、２ウエイの場合、アドレスバス
３のうち、Φ１６と＋０の選択を行なったが、４ウエイ
の場合は、４Ｉ＝１６．Φ１７と＃Ｏ２Ｏ２Ｏ３択を２
ビツトのモード指定信号に応じて行う。
３のうち、Φ１６と＋０の選択を行なったが、４ウエイ
の場合は、４Ｉ＝１６．Φ１７と＃Ｏ２Ｏ２Ｏ３択を２
ビツトのモード指定信号に応じて行う。
なお、第３図、第５図において、説明のないサフィック
スのついた符号のものは、サフィックスのない符号のも
のと相当物である。
スのついた符号のものは、サフィックスのない符号のも
のと相当物である。
第１図はメモリのインターリーブを説明するための図、
第２図は従来方式の１つを示す図、第３図は本発明の一
実施例回路を示す図、第４図は第３図の一部具体例を示
す図、第５図は４ウェイインク−リーブ指定信号のつく
り方の一例を示す図である。 １３・・・・・・選択論理回路、１４・・・・・・比較
器、１５・・・・・・加算器。
第２図は従来方式の１つを示す図、第３図は本発明の一
実施例回路を示す図、第４図は第３図の一部具体例を示
す図、第５図は４ウェイインク−リーブ指定信号のつく
り方の一例を示す図である。 １３・・・・・・選択論理回路、１４・・・・・・比較
器、１５・・・・・・加算器。
Claims (1)
- １ 複数のメモリプレーンがアドレスバス、データバス
、制御線およびタイミング線によって接続され、少なく
とも２つのメモリプレーンのメモリがインターリーブさ
れるようになっているものにおいて、各メモリプレーン
毎に加算器と、選択論理回路と、比較器を設け、該加算
器は各メモリプレーン間に設けられたメモリプレーンア
ドレスを指定するためのアドレス指定ラインの入力に対
して当該メモリプレーンのメモリ容量だけ加算した値を
次のメモリプレーンに送り、該選択論理回路は、インタ
ーリーブされるメモリグループ内に、メモリがいくつ実
装されているかを示すインターリーフモード指定信号に
よってアドレスバスのうちどのラインを選択するかを決
定し、選択されたアドレスラインを該比較器に送り、該
比較器は、このアドレスラインの内容と該アドレス指定
ラインの内容を比較し、一致したときに一致信号を出力
し、当該メモリプレーンが指定されるようにしたことを
特徴とするインターリーブメモリのアドレス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13157677A JPS5828675B2 (ja) | 1977-11-04 | 1977-11-04 | インタ−リ−ブメモリのアドレス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13157677A JPS5828675B2 (ja) | 1977-11-04 | 1977-11-04 | インタ−リ−ブメモリのアドレス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5465434A JPS5465434A (en) | 1979-05-26 |
| JPS5828675B2 true JPS5828675B2 (ja) | 1983-06-17 |
Family
ID=15061272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13157677A Expired JPS5828675B2 (ja) | 1977-11-04 | 1977-11-04 | インタ−リ−ブメモリのアドレス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5828675B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0237682U (ja) * | 1988-09-03 | 1990-03-13 |
-
1977
- 1977-11-04 JP JP13157677A patent/JPS5828675B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0237682U (ja) * | 1988-09-03 | 1990-03-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5465434A (en) | 1979-05-26 |
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