JPS581886A - 記憶装置の複写制御方式 - Google Patents
記憶装置の複写制御方式Info
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- JPS581886A JPS581886A JP56098860A JP9886081A JPS581886A JP S581886 A JPS581886 A JP S581886A JP 56098860 A JP56098860 A JP 56098860A JP 9886081 A JP9886081 A JP 9886081A JP S581886 A JPS581886 A JP S581886A
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多重化された記憶システムにおける記憶装置の
複写制御方式：；関する。
複写制御方式：；関する。
一般：：、計算機の主記憶装置や共有化記憶装置は、記
憶内容の保護を因るために二重化される場合が多い、こ
のような二重化システムでは、一方が故障した場合、他
方の記憶装置で動作し、故障が直りしだい動作中の記憶
装置の内容を前記一方の記憶装置に複写せしめ１通常の
動作状態１：復帰させる方法が用いられている。すなゎ
ち、二重化された記憶システムでは、正常記憶装置から
一定順序でその記憶内容を読出し、この読出された記憶
内容（複写情報）を他方の記憶装置の同一番地Ｅ書込む
（複写する）複写動作が行なわれる。
憶内容の保護を因るために二重化される場合が多い、こ
のような二重化システムでは、一方が故障した場合、他
方の記憶装置で動作し、故障が直りしだい動作中の記憶
装置の内容を前記一方の記憶装置に複写せしめ１通常の
動作状態１：復帰させる方法が用いられている。すなゎ
ち、二重化された記憶システムでは、正常記憶装置から
一定順序でその記憶内容を読出し、この読出された記憶
内容（複写情報）を他方の記憶装置の同一番地Ｅ書込む
（複写する）複写動作が行なわれる。
たとえば１１図に示されるようｌ二、７主記憶装置１１
．主記憶装置１２を有する二重化記憶システム（＝おい
て、主記憶装置Ｊ１から主記憶装記憶装置１）で（複写
情報の）読出しサイクルＲ−ＣＹＣＩが実行され、次に
その読出し内容（複写情報）を主記憶装置１２の同一番
地へ書込む書込みサイクルＷ−ＣＹＣＬｇが実行される
。
．主記憶装置１２を有する二重化記憶システム（＝おい
て、主記憶装置Ｊ１から主記憶装記憶装置１）で（複写
情報の）読出しサイクルＲ−ＣＹＣＩが実行され、次に
その読出し内容（複写情報）を主記憶装置１２の同一番
地へ書込む書込みサイクルＷ−ＣＹＣＬｇが実行される
。
この場合、主記憶装置１１で読出しサイクルＲ−ＣＹＣ
ＬＲが実行された直後に書込みサイクルＷ−ＣＹＯＬＥ
が実行されると、複写された内容が不一致になるため、
読出しサイクルＲ−ＣＹＯＬＥとＩＦ込み＋（９ｋＷ−
ＣＹＣＬＩ、！：）ｉ 。
ＬＲが実行された直後に書込みサイクルＷ−ＣＹＯＬＥ
が実行されると、複写された内容が不一致になるため、
読出しサイクルＲ−ＣＹＯＬＥとＩＦ込み＋（９ｋＷ−
ＣＹＣＬＩ、！：）ｉ 。
第２図に示されるように１ｆイクルとして実行されなけ
ればならない。複写時Ｃ；おいて、この１ナイクルは実
質的に読出しサイクルＲ−ＣＹＣＬＢと書込みサイクル
Ｗ−ＣＹＣＬｇとの２サイクルである。したがって、複
写時（＝おける演算制御装置１１等からのアクセスは、
実質２４−イクルの時間分禁止される。しかも、主記憶
装置１１゜７１にダイナミックＲＡ Ｍ （Ｒａｎｄｏ
ｍ Ａｇｃ＠ｓ ｍＭ＠ｍｏｒｙ）が用いられている場
合１周知のようＣニジフレッシュ・サイクルも必要とな
り、この間もアクセスが禁止される。
ればならない。複写時Ｃ；おいて、この１ナイクルは実
質的に読出しサイクルＲ−ＣＹＣＬＢと書込みサイクル
Ｗ−ＣＹＣＬｇとの２サイクルである。したがって、複
写時（＝おける演算制御装置１１等からのアクセスは、
実質２４−イクルの時間分禁止される。しかも、主記憶
装置１１゜７１にダイナミックＲＡ Ｍ （Ｒａｎｄｏ
ｍ Ａｇｃ＠ｓ ｍＭ＠ｍｏｒｙ）が用いられている場
合１周知のようＣニジフレッシュ・サイクルも必要とな
り、この間もアクセスが禁止される。
このように従来の二重化された記憶システムでは複写時
において、演算制御装置からの実行（二直接関係しない
３つのサイクル（複写用の読出しチイクル、複写用の書
込みサイクル、９フレツＶユ・サイクル）が必要となる
ため、演算制御装置からのアクヤス効率が低下し、この
結果、システム効率の低下を招く欠点があった。
において、演算制御装置からの実行（二直接関係しない
３つのサイクル（複写用の読出しチイクル、複写用の書
込みサイクル、９フレツＶユ・サイクル）が必要となる
ため、演算制御装置からのアクヤス効率が低下し、この
結果、システム効率の低下を招く欠点があった。
また、従来の二重化された記憶システムでは、上述の複
写機能が蒜揮できるようＣ：複写アドレスを生成する
□複写アドレス生成回路と、リフレッシュ動作のための
リフレッシュ・アドレスを生成するりフレツＶユ・アド
レス生成回路の、演算制御装置からの実行に直接関係し
ない２種の回路が必要であり、回路構成が複雑舊二なる
欠点もあった。
写機能が蒜揮できるようＣ：複写アドレスを生成する
□複写アドレス生成回路と、リフレッシュ動作のための
リフレッシュ・アドレスを生成するりフレツＶユ・アド
レス生成回路の、演算制御装置からの実行に直接関係し
ない２種の回路が必要であり、回路構成が複雑舊二なる
欠点もあった。
本発明は上記事情Ｉ：鑑みてなされたもので。
その目的は、複数の記憶装置の記憶内容が一致した状態
で差列這転が行なわれる多重化された記憶システム（二
おいて、複写時に、リフレッシュ・サイクルを複写サイ
クルとして用い、この複写サイクルの前半部または後半
部で、複写アドレスを生成するカフｙり回路の出力や一
部をリフレッシュ・アドレスとしてリフレッシュ動作を
行なうことζ；よって、複写サイクルの実質的な構成サ
イクル数を減少することができ、複写時のシステム効率
が著しく向上するととも（：、回路構成が著しく簡略化
される記憶装置の複写制御方式を提供すること：；ある
。
で差列這転が行なわれる多重化された記憶システム（二
おいて、複写時に、リフレッシュ・サイクルを複写サイ
クルとして用い、この複写サイクルの前半部または後半
部で、複写アドレスを生成するカフｙり回路の出力や一
部をリフレッシュ・アドレスとしてリフレッシュ動作を
行なうことζ；よって、複写サイクルの実質的な構成サ
イクル数を減少することができ、複写時のシステム効率
が著しく向上するととも（：、回路構成が著しく簡略化
される記憶装置の複写制御方式を提供すること：；ある
。
以下１本発明の一実施例を図面を参照して説明する。な
お本実施例は二重化記憶システムに実施した場合である
。第３図６；おいて、１４１ｍ。
お本実施例は二重化記憶システムに実施した場合である
。第３図６；おいて、１４１ｍ。
ｓｏｂは主記憶装置、１０１ｍ、３０１ｂはダイナミッ
クＲＡＭを有する記憶回路から′なるメモリ・モジュー
ル（以下１ＭＥＭと称す）である、５ｅｘｓ、５ａｓｈ
はデータ・セレクタたとえばマルｆｆレクｆ（以下、Ｍ
ＰＸと称する）である０ＭＰＸｓａｘａ、５ｏｘｂは自
装置のＭ’ＢＭｓｔｐ１ｍ、５ｏＪｂからの読出しデー
タ（大人力）、および演算制御装置（図示せず）または
地主記憶装置ｊａｂ、ＩＯａがらの書込みデータ（Ｂ入
力）のいずれが一方を選択する。
クＲＡＭを有する記憶回路から′なるメモリ・モジュー
ル（以下１ＭＥＭと称す）である、５ｅｘｓ、５ａｓｈ
はデータ・セレクタたとえばマルｆｆレクｆ（以下、Ｍ
ＰＸと称する）である０ＭＰＸｓａｘａ、５ｏｘｂは自
装置のＭ’ＢＭｓｔｐ１ｍ、５ｏＪｂからの読出しデー
タ（大人力）、および演算制御装置（図示せず）または
地主記憶装置ｊａｂ、ＩＯａがらの書込みデータ（Ｂ入
力）のいずれが一方を選択する。
５ｏｓａ、ｓａｘｂ）ｉＭＰＸｓｏｘａ、ｚｏｚｂの選
択出力が保持されるデータ・レジスタ（以下、ＤＲと称
する）、３０４ｍ、ＪＱ４ｂは複写アドレスを生成する
複写アドレス・カクンタ（以下、ＣＡＣと称する）であ
る０本実施例では、ＣＡＣ３６４ｍ、２０４ｂ（Ｄ出力
（複写アドレス）の一部（連続するピット群）たとえば
下位鵬曾ットはリフレッシュ・アドレスとして用いられ
るようζ二なっている。３０６ｍ、１０１ｂは演算制御
装置等から転送されるメモリ制御部・ス（複写アドレス
を含む）が保持されるアドレス・レジスタ（以下、ＡＲ
と称する） 、 ｌ０７１ａ。
択出力が保持されるデータ・レジスタ（以下、ＤＲと称
する）、３０４ｍ、ＪＱ４ｂは複写アドレスを生成する
複写アドレス・カクンタ（以下、ＣＡＣと称する）であ
る０本実施例では、ＣＡＣ３６４ｍ、２０４ｂ（Ｄ出力
（複写アドレス）の一部（連続するピット群）たとえば
下位鵬曾ットはリフレッシュ・アドレスとして用いられ
るようζ二なっている。３０６ｍ、１０１ｂは演算制御
装置等から転送されるメモリ制御部・ス（複写アドレス
を含む）が保持されるアドレス・レジスタ（以下、ＡＲ
と称する） 、 ｌ０７１ａ。
ＪＯＦｂ、１０１畠、ｌＯｇｂはデータ・セレクタたと
えばＭＰＸである。ＭＰＸＪｏＦａ、ＪＯｒｂはＣＡＣ
ｘｏａｍ、ｘｏ４ｂから出力される複写アトＬ／Ｘ（Ａ
入力）、当鋏複写アドレスの下位膳ピッ）ＣＢ大入力、
オヨび人ＲＩ０６ａ、ｌ０５ｂ（Ｄ保持内容（Ｃ入力）
のいずれか一方を選択出力する。また１ＭＰＸ３０８ａ
、１０１１ｂはＤ Ｒ３０３ｔｒ 。
えばＭＰＸである。ＭＰＸＪｏＦａ、ＪＯｒｂはＣＡＣ
ｘｏａｍ、ｘｏ４ｂから出力される複写アトＬ／Ｘ（Ａ
入力）、当鋏複写アドレスの下位膳ピッ）ＣＢ大入力、
オヨび人ＲＩ０６ａ、ｌ０５ｂ（Ｄ保持内容（Ｃ入力）
のいずれか一方を選択出力する。また１ＭＰＸ３０８ａ
、１０１１ｂはＤ Ｒ３０３ｔｒ 。
３０３ｂおよびＭＰＸＪ＃７ｓ、ＪＯＦｂの選択出力の
いずれか一方を選択する。１０９ｍ、２０＃ｂ。
いずれか一方を選択する。１０９ｍ、２０＃ｂ。
；ｔｌａｍ、５ｉｏｂはｖｖ−ブ・ｌ’−）、ＩＪＪＪ
Ｉ。
Ｉ。
ｊｌｌｂ、３１１＠、ＪＪＪＩＩＩまＦライプ・グー）
である。
である。
３１３ｍ、３．”ｌｂは主記憶装置３０Ｍ、３０ｂ全体
を制御するメモリ制御部（以下、ＣＮＴと称すル）テあ
６．ＣＮＴｓｌｚｍ、ｚｌｓｂは信号線群３１４を介し
て相互（；連絡をとり１両ＭＥＭｓｅｘｓ、５ａ１ｈの
記憶内容を一致させ、この一致状態で両生記憶装置１０
ａ、Ｊｏｂを並列運転するよう舊＝なっている。ダイナ
ミックＲＡＭを有するＭＢＭＩＯＪｍ、ｌ０１ｂは、そ
の記憶内容の消滅を防止するため１周知のように１定サ
イクル毎のりフレッシュが必要である。このサイクルは
りフレッシュ・サイクルと称される。
を制御するメモリ制御部（以下、ＣＮＴと称すル）テあ
６．ＣＮＴｓｌｚｍ、ｚｌｓｂは信号線群３１４を介し
て相互（；連絡をとり１両ＭＥＭｓｅｘｓ、５ａ１ｈの
記憶内容を一致させ、この一致状態で両生記憶装置１０
ａ、Ｊｏｂを並列運転するよう舊＝なっている。ダイナ
ミックＲＡＭを有するＭＢＭＩＯＪｍ、ｌ０１ｂは、そ
の記憶内容の消滅を防止するため１周知のように１定サ
イクル毎のりフレッシュが必要である。このサイクルは
りフレッシュ・サイクルと称される。
このリフレッシュ・サイクルは各ＣＮＴｓｉｓｍ。
３１１ｂで固定的Ｉ：決定される０本実施例において、
ＣＮＴ３１３ｍ、３１１ｂは、対すする主記憶装置３０
ｍ、３０ｂでのリフレッシュ・量イク３１１ｍ、Ｊｌｌ
ｂはこのリフレッシュ・サイクルに同期して、主記憶装
置ｇｏｓ、ｓｏｂ内および主記憶装置３０ｍ、３０ｂ間
の制御を行なうようになっている。
ＣＮＴ３１３ｍ、３１１ｂは、対すする主記憶装置３０
ｍ、３０ｂでのリフレッシュ・量イク３１１ｍ、Ｊｌｌ
ｂはこのリフレッシュ・サイクルに同期して、主記憶装
置ｇｏｓ、ｓｏｂ内および主記憶装置３０ｍ、３０ｂ間
の制御を行なうようになっている。
次に第３図の構成の動作を説明する。まず通常状態：二
おける二重化同期運転（並列運転）について説明する。
おける二重化同期運転（並列運転）について説明する。
本実施例では演算制御装置からのメモリ・アクセスに対
し、二重書込み、−重読出しが行なわれる。リード・ア
クセスの場合、読出しデータは一方の主記憶装置からの
み演算制御装置−１転送され、フィト・アクセスの場合
、書込みデータは両方の主記憶装置に書込まれ、両生記
憶装置の内容が全て一致するようになっている。以下、
演算制御装置からのメモリ・アクセスＩ：おける二重化
同期運転８二ついて詳細ζ；説明するが、ここでは便宜
上、主記憶装置ツａＳがマスク（主）装置、主記憶装置
Ｊｏｂがスレーｆ（従）装置であり、リード・アクセ
ス題＝おいて主記憶装置３０ｍからの絖出しデータが演
算制御装置へ転送されるものとする。なお、主記憶装置
ｓｏｂからの読出しデータを転送してもさしつかえない
ことは言うまでもない。
し、二重書込み、−重読出しが行なわれる。リード・ア
クセスの場合、読出しデータは一方の主記憶装置からの
み演算制御装置−１転送され、フィト・アクセスの場合
、書込みデータは両方の主記憶装置に書込まれ、両生記
憶装置の内容が全て一致するようになっている。以下、
演算制御装置からのメモリ・アクセスＩ：おける二重化
同期運転８二ついて詳細ζ；説明するが、ここでは便宜
上、主記憶装置ツａＳがマスク（主）装置、主記憶装置
Ｊｏｂがスレーｆ（従）装置であり、リード・アクセ
ス題＝おいて主記憶装置３０ｍからの絖出しデータが演
算制御装置へ転送されるものとする。なお、主記憶装置
ｓｏｂからの読出しデータを転送してもさしつかえない
ことは言うまでもない。
まず、ライト・アクセスの場合、演算制御装置から送出
されるアドレスは、レレープ・グー）１１０ｍ、１１０
ｂを経てＡＲＪｏｌｍｓｏｇｂに保持される。一方、書
込みデータは、同じくしＶ−ツーｒ−Ｆ２１０ｍ、１１
Ｄｂを経−（Ｍ Ｐ Ｘ３１ｊ２ｍ、 ＩＩＩ；Ｉｂに
入力され、このＭ Ｐ Ｘ Ｊ ＯＪ ａ 。
されるアドレスは、レレープ・グー）１１０ｍ、１１０
ｂを経てＡＲＪｏｌｍｓｏｇｂに保持される。一方、書
込みデータは、同じくしＶ−ツーｒ−Ｆ２１０ｍ、１１
Ｄｂを経−（Ｍ Ｐ Ｘ３１ｊ２ｍ、 ＩＩＩ；Ｉｂに
入力され、このＭ Ｐ Ｘ Ｊ ＯＪ ａ 。
３０２ｂによって選択出力されれ後ＤＲｉｔｏｓａ。
３０３ｂｌ二保持される。λＲｔｏｓｓ、５ｏｓｂに保
持されたアドレスは、ＭＰＸ３０’ｉｍ、３０ｒｂによ
って選択され、ＭＰＸ１０ａ畠、ｓｏｇｂに入力される
。そして１ＭＰＸＪ（１７ｍ、ｊ０７ｂｌ：、よって選
択されたアトｌ／Ｘは１Ｍ Ｐ Ｘ ｓｏｇａ、 ｓａ
ｓ ｂによって選択出力され、ドライ！・ｐ −ト３１
１ｍ。
持されたアドレスは、ＭＰＸ３０’ｉｍ、３０ｒｂによ
って選択され、ＭＰＸ１０ａ畠、ｓｏｇｂに入力される
。そして１ＭＰＸＪ（１７ｍ、ｊ０７ｂｌ：、よって選
択されたアトｌ／Ｘは１Ｍ Ｐ Ｘ ｓｏｇａ、 ｓａ
ｓ ｂによって選択出力され、ドライ！・ｐ −ト３１
１ｍ。
１１１ｂを経てＭＢＭｓｏｚａ、ａｏｔｂに送出される
。続いて、前記ＤＲ３ｏｚ麿、５ｏｘｂに保持されてい
る書込みデータが１ＭＰＸｓｏｓｍ、ｚａｔｔｂによっ
て選択出力され、ドライ！・ｒ−ト３１１畠。
。続いて、前記ＤＲ３ｏｚ麿、５ｏｘｂに保持されてい
る書込みデータが１ＭＰＸｓｏｓｍ、ｚａｔｔｂによっ
て選択出力され、ドライ！・ｒ−ト３１１畠。
ＪＪＪｂを経てＭＢＭｓｏｚａ、３０１ｂ（二送出され
る。そして、上記書込みデータは、各ＭＰ、Ｍ８０１ｍ
、３０１ｂの同一アドレス位置にｎへまれ。
る。そして、上記書込みデータは、各ＭＰ、Ｍ８０１ｍ
、３０１ｂの同一アドレス位置にｎへまれ。
書込みサイクルが終了する。
一方、リード・アクセスの場合、ライト・アクセス時と
同様にシて演算、！（Ｊ砲装置からのアドレスが各ＭＥ
ＭＪ１７Ｊ烏、ＪＯＪｂ４二共通（二与えられる。そし
て、このアドレスも；基づいて、各ＭＢＭＩｏ１ｍ、５
ｏＪｂから同一の読出シデータが出力される。これら同
一の読出しデータはそれぞれしＶ−デーｙ−ト３０９ｍ
、３０９ｂ。
同様にシて演算、！（Ｊ砲装置からのアドレスが各ＭＥ
ＭＪ１７Ｊ烏、ＪＯＪｂ４二共通（二与えられる。そし
て、このアドレスも；基づいて、各ＭＢＭＩｏ１ｍ、５
ｏＪｂから同一の読出シデータが出力される。これら同
一の読出しデータはそれぞれしＶ−デーｙ−ト３０９ｍ
、３０９ｂ。
ＭＰＸ３ｏｚｍ、５ａｓｈを経てＤＲ３０１１ｍ、３０
３ｂＩ＝保持される。続いて、各ＤＲｓｏｓａ、ｘａｓ
ｂに保持された読出しデータは、ＭＰＸ３０Ｂｍ＋３０
８ｂによって選択されてドライブ・ゲート３７３８．１
１１ｂへ出力される０本実施例では、ドライ”’ｙ”−
トｓ１ｘｍだけカＣＮ Ｔ ３１５ｍによって開制御さ
れるようＣ二なっており、ＭＢＭｓｏｚａからの読出し
データのみ（ドライ！・ダ−） ８ Ｊ ｚ ａを経由
して）演算制御装置に転送され、読出しサイクルが終了
する。
３ｂＩ＝保持される。続いて、各ＤＲｓｏｓａ、ｘａｓ
ｂに保持された読出しデータは、ＭＰＸ３０Ｂｍ＋３０
８ｂによって選択されてドライブ・ゲート３７３８．１
１１ｂへ出力される０本実施例では、ドライ”’ｙ”−
トｓ１ｘｍだけカＣＮ Ｔ ３１５ｍによって開制御さ
れるようＣ二なっており、ＭＢＭｓｏｚａからの読出し
データのみ（ドライ！・ダ−） ８ Ｊ ｚ ａを経由
して）演算制御装置に転送され、読出しサイクルが終了
する。
４リフレッシュ時ｔ：は、ＣＡＣ３０４ｍ、３０４ｂの
内容すなわち複写アドレスの下位ｎビットがりフレツＶ
３−・アドレスとして、 Ｍ Ｐ Ｘ ３０７ｍ。
内容すなわち複写アドレスの下位ｎビットがりフレツＶ
３−・アドレスとして、 Ｍ Ｐ Ｘ ３０７ｍ。
５ｏｙｂ＋＝より選択出力され、 Ｍ Ｐ Ｘ ：ｔｏ
ａｍ、 ５ｏｓｂ。
ａｍ、 ５ｏｓｂ。
ドライ！・’１’−） ＪＪＪａ、３１１ｂをＨてＭＥ
ＭＪ）Ｊａ、ＪｔＪｂｌ：それぞれ与えら−れる。そし
て。
ＭＪ）Ｊａ、ＪｔＪｂｌ：それぞれ与えら−れる。そし
て。
これら複写アドレスの下位ｎビットに基づいて各Ｍ ｇ
Ｍ ３０１畠、ｘｏｘｂ（の１行）がリフレッシュさ
れることＣ二より、１９フレツシユ・サイクルが終了り
、ＣＡＣ３０４ｍ、５ａ４ｋ の内容がＣＮＴ １１３
ｍ、ＩＪＩｂｉ二よってカウント更新される。すなわち
、ＣＡＣｘｏａｍ、５ｏａｋはリフレッシュ・チイクル
毫二同期して（一定周期で）繰り返しカウント更新され
る。
Ｍ ３０１畠、ｘｏｘｂ（の１行）がリフレッシュさ
れることＣ二より、１９フレツシユ・サイクルが終了り
、ＣＡＣ３０４ｍ、５ａ４ｋ の内容がＣＮＴ １１３
ｍ、ＩＪＩｂｉ二よってカウント更新される。すなわち
、ＣＡＣｘｏａｍ、５ｏａｋはリフレッシュ・チイクル
毫二同期して（一定周期で）繰り返しカウント更新され
る。
次に複写動作Ｃ二ついて説明する。
本実施例において、複写時の演算制御装置からのメモリ
・アクセスに関しては、その動作は上述した（通常状態
の）動作と同じである。これに対し、複写時のリフレッ
シュ・サイクルは。
・アクセスに関しては、その動作は上述した（通常状態
の）動作と同じである。これに対し、複写時のリフレッ
シュ・サイクルは。
上述の場合と異なり、複写サイクルとして使用される。
すなわち１本実施例では、複写時における各リフレッシ
ュ・サイクル内で、リフレッシ工動作の前または後に、
複写情報の読出しまたは書込みを行なうようにしている
。以下、複写サイクルの動作を、主記憶装置ＩＤａから
主記憶装置Ｊａｂへ複写する場合を例にとり、第４図の
タイミングデャートを参照して具体的Ｉ：説明する。
ュ・サイクル内で、リフレッシ工動作の前または後に、
複写情報の読出しまたは書込みを行なうようにしている
。以下、複写サイクルの動作を、主記憶装置ＩＤａから
主記憶装置Ｊａｂへ複写する場合を例にとり、第４図の
タイミングデャートを参照して具体的Ｉ：説明する。
主記憶装置Ｊａｍから主記憶装置Ｊｏｂへの゛複写要求
が発生したものとする。ＣＮＴＪＪｊａは信号線群１１
４を介してＣＮＴｘｔｚｂへ複写動作を示す信号を出力
する。また、ＣＮＴＪＪハはリフレッシュ・サイクル１
：同 に示されるリフレッシュ・サイクルの前櫂（時ｚｅｔａ
％ ＭＰＸＪｉ＃＃ａ，Ｙ５イブ・’Ｊ’−）ＪＪＪａ
を順Ｃ＝経由してＭＥＭＳａｌｍに送出せしめる。
が発生したものとする。ＣＮＴＪＪｊａは信号線群１１
４を介してＣＮＴｘｔｚｂへ複写動作を示す信号を出力
する。また、ＣＮＴＪＪハはリフレッシュ・サイクル１
：同 に示されるリフレッシュ・サイクルの前櫂（時ｚｅｔａ
％ ＭＰＸＪｉ＃＃ａ，Ｙ５イブ・’Ｊ’−）ＪＪＪａ
を順Ｃ＝経由してＭＥＭＳａｌｍに送出せしめる。
同じ（ＣＮＴＪＪＪａは，上記複写アドレスをドライブ
・ｒ − ） Ｉ Ｊ １ ｍより主記憶装置Ｊａｂ側
へ転送せしめる．一方，ＣＮＴｚｔｓｂは。
・ｒ − ） Ｉ Ｊ １ ｍより主記憶装置Ｊａｂ側
へ転送せしめる．一方，ＣＮＴｚｔｓｂは。
ＣＮＴｘｚｘａから複写動作を示す信号が与えられてい
る鳩舎，９フレツＶ工・チイクル！＝同期してＶＶ−デ
・ｌ’−）ｘｓｏｂ１人Ｒ３ａ５ｂ を制御し，リフレ
ッシュ・サイクルの前半部に）間Ｔｓ）の間偽＝，主記
憶装置ｌｅｍより主記憶装置３ｅｂ６；転送されている
上記複写アドレスをＡ Ｒ ５ｏｓｂζ二保持せしめる
。
る鳩舎，９フレツＶ工・チイクル！＝同期してＶＶ−デ
・ｌ’−）ｘｓｏｂ１人Ｒ３ａ５ｂ を制御し，リフレ
ッシュ・サイクルの前半部に）間Ｔｓ）の間偽＝，主記
憶装置ｌｅｍより主記憶装置３ｅｂ６；転送されている
上記複写アドレスをＡ Ｒ ５ｏｓｂζ二保持せしめる
。
主記憶装置１＃畠では，リフレッシュ・ナイクルの前半
部（時間Ｔ＋）の間に上記複写アトレスＣ；基づいてＭ
ＥＭＪ＃Ｊａからのデータ読出しが行なわれる。ＭＥＭ
Ｊ＃Ｊａからの読出しデータ（複写情報）は、ＣＮＴＪ
ＪＪａの制御によってしＶ−ｆ −ｒ−） １６１１ｍ
１Ｍ Ｐ Ｘ ３０１ｍ ヲ経てＤＲＪ＃Ｊａｌ：ｌ−
保持される。 このＤＲｘｏｓａｒＤ保持データは、同
じ（ＣＮＴｓｌｓａの制御にょ写情報）として転送され
る。このデータは、ＣＮＴｚｓｚｂの制御によって、リ
フレッシュ６ｆイクルの前半部（時間Ｔ１）の間に、し
Ｖ−プ・ｐ−） ３１ｅｂ、ＭＰＸ １０１ｂを経てＤ
Ｒ３０１ｂに保持される。
部（時間Ｔ＋）の間に上記複写アトレスＣ；基づいてＭ
ＥＭＪ＃Ｊａからのデータ読出しが行なわれる。ＭＥＭ
Ｊ＃Ｊａからの読出しデータ（複写情報）は、ＣＮＴＪ
ＪＪａの制御によってしＶ−ｆ −ｒ−） １６１１ｍ
１Ｍ Ｐ Ｘ ３０１ｍ ヲ経てＤＲＪ＃Ｊａｌ：ｌ−
保持される。 このＤＲｘｏｓａｒＤ保持データは、同
じ（ＣＮＴｓｌｓａの制御にょ写情報）として転送され
る。このデータは、ＣＮＴｚｓｚｂの制御によって、リ
フレッシュ６ｆイクルの前半部（時間Ｔ１）の間に、し
Ｖ−プ・ｐ−） ３１ｅｂ、ＭＰＸ １０１ｂを経てＤ
Ｒ３０１ｂに保持される。
主記憶装置ｓｏｂでは、リフレッシュ・サイクルの前半
部（時間Ｔ、）の間に上述の如く主記憶装置３０麿から
転送された複写アドレスおよびデータ（複写情報）がＡ
ＲＪｌｊｂ、ＤＲＪ６Ｊｂに保持される一方、ラフレッ
Ｖユ動作が行なわれる。すなわち、ＣＡＣｓｏ４ｂで生
成される複アドレスとして、ＣＮＴＪＪＪｂの制御シ：
よって上記時間Ｔ、の間（：、Ｍ Ｐ Ｘ ｇａｒｂｌ
Ｍ Ｐ Ｘ５ｏａｂ ％ドライブーｒ−トＪＪ１ｂ＆’
経−（ＭＩＭ３ｏ１ｂ＋：与えられ、リフレッシュが行
なわれる。
部（時間Ｔ、）の間に上述の如く主記憶装置３０麿から
転送された複写アドレスおよびデータ（複写情報）がＡ
ＲＪｌｊｂ、ＤＲＪ６Ｊｂに保持される一方、ラフレッ
Ｖユ動作が行なわれる。すなわち、ＣＡＣｓｏ４ｂで生
成される複アドレスとして、ＣＮＴＪＪＪｂの制御シ：
よって上記時間Ｔ、の間（：、Ｍ Ｐ Ｘ ｇａｒｂｌ
Ｍ Ｐ Ｘ５ｏａｂ ％ドライブーｒ−トＪＪ１ｂ＆’
経−（ＭＩＭ３ｏ１ｂ＋：与えられ、リフレッシュが行
なわれる。
次ＣニリフレツＶユ・サイクルの後半部Ｃ二おける動作
を説明する。主記憶装置７４ｊｍでは、ＣＮＴＪＪＪａ
の制御６二よって、第４図に示されるリフレッシュ・サ
イクルの後半部（時間Ｔ露）の間に、ＣＡＣｓａａａで
生成される前記複写アドレスの下位１ビツトをリフレッ
シュ・アドレスとしてＭＩＡＭｘｅｘａのりフレッシュ
が行なわれる。
を説明する。主記憶装置７４ｊｍでは、ＣＮＴＪＪＪａ
の制御６二よって、第４図に示されるリフレッシュ・サ
イクルの後半部（時間Ｔ露）の間に、ＣＡＣｓａａａで
生成される前記複写アドレスの下位１ビツトをリフレッ
シュ・アドレスとしてＭＩＡＭｘｅｘａのりフレッシュ
が行なわれる。
これに対し、主記憶装置ｓｏｂでは、リフレッシュ・サ
イクルの前半部（時間Ｔｓ）の間にＡＲ３ａ５ｂに保持
された複写アドレスが、ＣＮＴ１１１１ｂの制御ｓ：１
ってＭＰＸｘｅｙｂｌＭＰＸｓｏｓｂ。
イクルの前半部（時間Ｔｓ）の間にＡＲ３ａ５ｂに保持
された複写アドレスが、ＣＮＴ１１１１ｂの制御ｓ：１
ってＭＰＸｘｅｙｂｌＭＰＸｓｏｓｂ。
ドライブ’ｒ−）１１７ｋを経てＭＢＭ１１０１ｂｉ’
：。
：。
与えられる。続いて、上記時間Ｔ、の間にＤＲＪ７Ｊｂ
ｌニー保持されていた書込みデータ（複写情報）が１Ｍ
ＰＸＩｅｚｂ、Ｐ？イブ−ｒ−ト３１１ｂレツＶ：Ｌ−
チイクルの後半部（時間Ｔｓ ）の藺′：二、ＭＢＭｘ
ｔｓＪｂの上記複写アドレスで示される位置に書込まれ
る（複写される）、一方、主記憶装置ｓｕｍでは、ＣＮ
Ｔｓｚｘａの制御によりＣＡＣｚｓ４ｍの内容が次の複
写サイクル（リフレッシュ・サイクル）までカウント更
新され。
ｌニー保持されていた書込みデータ（複写情報）が１Ｍ
ＰＸＩｅｚｂ、Ｐ？イブ−ｒ−ト３１１ｂレツＶ：Ｌ−
チイクルの後半部（時間Ｔｓ ）の藺′：二、ＭＢＭｘ
ｔｓＪｂの上記複写アドレスで示される位置に書込まれ
る（複写される）、一方、主記憶装置ｓｕｍでは、ＣＮ
Ｔｓｚｘａの制御によりＣＡＣｚｓ４ｍの内容が次の複
写サイクル（リフレッシュ・サイクル）までカウント更
新され。
後続する複写アドレスが生成される。
上述の複写サイクルは、リフレッシュ毎に複写アドレス
を更新しながらＭＢＭｚａＪｍ、５ａｓｈの全記憶領域
（一対し繰り返し行なわれる。そして、全記憶領域（：
対する複写が完了すると。
を更新しながらＭＢＭｚａＪｍ、５ａｓｈの全記憶領域
（一対し繰り返し行なわれる。そして、全記憶領域（：
対する複写が完了すると。
ＣＮＴｘｓｓａからの複写動作を示す信号がオフにされ
、前述した通常の（並列）二重化同期運転に復帰する。
、前述した通常の（並列）二重化同期運転に復帰する。
そシテ、各ＭＥＭｓａ１ｍ、５ａｓｂＣ；おけるリフレ
ッシュも同一タイミングで行なわれる。
ッシュも同一タイミングで行なわれる。
このように本実施例によれば、複写情報を提供する側の
主記憶装置が、リフレッシュ・サイクルの前半部で複写
情報の読出しを行なっている間に、複写情報が提供され
る側の主記憶装置はりフレッシュを行ない、複写情報が
提供される側の主記憶装置がリフレッシュ・サイクルの
後半部で上記読出された複′写情報の書込みを行なって
いる間１＝ 、複写情報を提供する側の主記憶装置がリ
フレッシュを行なプようにしたので。
主記憶装置が、リフレッシュ・サイクルの前半部で複写
情報の読出しを行なっている間に、複写情報が提供され
る側の主記憶装置はりフレッシュを行ない、複写情報が
提供される側の主記憶装置がリフレッシュ・サイクルの
後半部で上記読出された複′写情報の書込みを行なって
いる間１＝ 、複写情報を提供する側の主記憶装置がリ
フレッシュを行なプようにしたので。
従来の複写時題二は読出し、書込み、９フレツレユの″
３サイクルが必要であったものが、実質上２ナイクル（
読出し、リフレッシュまたはりフレツＶユ、書込み）で
済むことができる。このため演算制御装置からのアクセ
ス効率が著しく向上し、オーバヘッドが軽減される。ま
た１本実施例によれば１ｇフレツＶユ・サイクルを複写
サイクルとして用いることＣ：よって、複写時における
各主記憶鋏置間の同期を１通常時同様リフレツν工・サ
イクルでと、ることができるので、複写サイクルのため
の専用の同期回路が不要となる。
３サイクルが必要であったものが、実質上２ナイクル（
読出し、リフレッシュまたはりフレツＶユ、書込み）で
済むことができる。このため演算制御装置からのアクセ
ス効率が著しく向上し、オーバヘッドが軽減される。ま
た１本実施例によれば１ｇフレツＶユ・サイクルを複写
サイクルとして用いることＣ：よって、複写時における
各主記憶鋏置間の同期を１通常時同様リフレツν工・サ
イクルでと、ることができるので、複写サイクルのため
の専用の同期回路が不要となる。
また本実施例（二ヨれば、ＣＡＣＪ＃４ａ、Ｊｏ４ｂか
ら生成される複写アドレスの一部（下位ｎビット）をリ
フレッシュ・アドレスとして用いるよう毫ニしたので、
リフレッシュ・アドレス生成回路を不要とすることがで
きる。また、上記理由により、複写アドレスの更新とリ
フレッシュ・アドレスの更新とが自動的に同期をとって
行ナワレルノテ、ＣＮＴｓｉｓｍ、５ｘｓｂ（ＤＷ）１
７９が簡単になる。
ら生成される複写アドレスの一部（下位ｎビット）をリ
フレッシュ・アドレスとして用いるよう毫ニしたので、
リフレッシュ・アドレス生成回路を不要とすることがで
きる。また、上記理由により、複写アドレスの更新とリ
フレッシュ・アドレスの更新とが自動的に同期をとって
行ナワレルノテ、ＣＮＴｓｉｓｍ、５ｘｓｂ（ＤＷ）１
７９が簡単になる。
なお、前記実施例Ｉ：おいて、複写の場合に主記憶装置
ｓｏｂ側から主記憶装置１０ｍへ複写アドレスを転送す
るよう６；シてもよく、また。
ｓｏｂ側から主記憶装置１０ｍへ複写アドレスを転送す
るよう６；シてもよく、また。
各ＣＡＣｓｏａｍ、５ｏｉｂの内容を一致す−Ｉｔ （
ＣＮＴ１１１３ｍ、！ｊｌｌｂが相互に連絡をとって同
期的に動作しているため、動作の初期状態においてＣＡ
Ｃｊ＃４ｍ、Ｊ＃４ｍｓをタトえばクリヤしておく コ
トｔ： Ｌ つ”Ｃ１ｉＬＪ ｌ： ＣＡ ＣＪ ＯＪ
ａ 、 Ｊ ａ ４ ｂの内容を一致させることがで
きる。）これら各ＣｋＣ１０４ｍ、１０４ｂで生成され
る複写’７Ｙｌ／スなそれぞれ（ＭＥＭＪ＃ＪＩＣ対す
る）読出しアドレス、（ＭＥＭｚｏＪｋに対する）書込
みアドレスとして独立して用いるようにしてもよい。
ＣＮＴ１１１３ｍ、！ｊｌｌｂが相互に連絡をとって同
期的に動作しているため、動作の初期状態においてＣＡ
Ｃｊ＃４ｍ、Ｊ＃４ｍｓをタトえばクリヤしておく コ
トｔ： Ｌ つ”Ｃ１ｉＬＪ ｌ： ＣＡ ＣＪ ＯＪ
ａ 、 Ｊ ａ ４ ｂの内容を一致させることがで
きる。）これら各ＣｋＣ１０４ｍ、１０４ｂで生成され
る複写’７Ｙｌ／スなそれぞれ（ＭＥＭＪ＃ＪＩＣ対す
る）読出しアドレス、（ＭＥＭｚｏＪｋに対する）書込
みアドレスとして独立して用いるようにしてもよい。
また、複写情報が提供される主記憶装置ｓｏｂ内のＣＡ
Ｃｊ＃１ｂのカウント更新を複写期間中禁止し、複写情
報を提供する主記憶装置ｓｏｂ内のＣＡＣ３０４ｂで各
複写サイクル（リフレッシュ°チイクル）毎ζ二生成さ
れ、ドライ！・ｒ−ト１１１ｍを経由して主記憶装置ｊ
（ｌｂｌ二転送される複写アーレレスを（前記実施例の
よう（二ＡＲＪ＃ｊｂではな（）ＣＡＣ３０４ｂにｃｌ
−ドするようにしてもよい、そして、このＣＡＣ３０４
ｂにロードされた複写アドレス、および当該複写アドレ
スの一部（下位ａビット）をそｔｌ、）ｆ：れＭＢＭｘ
ｅＪｂ＋：対する書込みアドレス。
Ｃｊ＃１ｂのカウント更新を複写期間中禁止し、複写情
報を提供する主記憶装置ｓｏｂ内のＣＡＣ３０４ｂで各
複写サイクル（リフレッシュ°チイクル）毎ζ二生成さ
れ、ドライ！・ｒ−ト１１１ｍを経由して主記憶装置ｊ
（ｌｂｌ二転送される複写アーレレスを（前記実施例の
よう（二ＡＲＪ＃ｊｂではな（）ＣＡＣ３０４ｂにｃｌ
−ドするようにしてもよい、そして、このＣＡＣ３０４
ｂにロードされた複写アドレス、および当該複写アドレ
スの一部（下位ａビット）をそｔｌ、）ｆ：れＭＢＭｘ
ｅＪｂ＋：対する書込みアドレス。
リフレッシュ・アドレスとし°Ｃ用いてもよい。
この場合、複写終了時ｒ：ＣＡＣｚｏｔｂのカウント更
新を再開せしめること―よってＭＥＭ３０Ｊｂのりフレ
ッＶユが不都合なく行なわれる。
新を再開せしめること―よってＭＥＭ３０Ｊｂのりフレ
ッＶユが不都合なく行なわれる。
また、前記実施例では、１リフレツＶユ°サイクルを１
複写チイクルとした場合について説 □明シタが１
ＭＢＭｓａＪｍ、５ｏ１ｂを構成するダイナミックＲＡ
Ｍの特性により、複写動作に比較してリフレッジ１間隔
が長くとれる場合４＝は。
複写チイクルとした場合について説 □明シタが１
ＭＢＭｓａＪｍ、５ｏ１ｂを構成するダイナミックＲＡ
Ｍの特性により、複写動作に比較してリフレッジ１間隔
が長くとれる場合４＝は。
１リフレツシユ・サイクルを複数の複写サイクルとして
もよい。たとえば１リフレツシユ・サイクルを２″ｌＦ
ｉ写チイクヤとした場合、ＣＡＣ３０４ｂ、３０４ｂで
生成される複写アドレスの下位風＋南ピット中の上位ｎ
ビットをリフレッシュ・アドレスとして用い、これら２
″複写サイクルの少なくとも１複写ナイクルの前半部、
または後生部でリフレッシュを行なえばよい。
もよい。たとえば１リフレツシユ・サイクルを２″ｌＦ
ｉ写チイクヤとした場合、ＣＡＣ３０４ｂ、３０４ｂで
生成される複写アドレスの下位風＋南ピット中の上位ｎ
ビットをリフレッシュ・アドレスとして用い、これら２
″複写サイクルの少なくとも１複写ナイクルの前半部、
または後生部でリフレッシュを行なえばよい。
なお、ＣＡＣ３０４ｂ、５ｏｉｂは各複写サイクル毎（
二ＣＮＴＪＪＪｉ、ＪＪＪｂｌ二よってカウント更新さ
れる必要がある。
二ＣＮＴＪＪＪｉ、ＪＪＪｂｌ二よってカウント更新さ
れる必要がある。
また、前記実施例では、主記憶装置ｓｅａから主記憶装
置ｓｏｂへ複写情報を提供する場合シ一ついて説明した
が、その逆であっても同様の動作が行なわれることは勿
論である。また、主記憶装置１０ｍ、：１０ｂを外部よ
りアクヤス°ｒるものは、演算制御装置に限らずマルテ
グレク □す・チャネル等のモジュールであってもよい
。
置ｓｏｂへ複写情報を提供する場合シ一ついて説明した
が、その逆であっても同様の動作が行なわれることは勿
論である。また、主記憶装置１０ｍ、：１０ｂを外部よ
りアクヤス°ｒるものは、演算制御装置に限らずマルテ
グレク □す・チャネル等のモジュールであってもよい
。
更に、前記実施例では１本発明を二を化記憶システムに
実施した場合について説明したが、多重記憶システム、
共有多重化記憶システムなど多重化された各種記憶シス
テム４＝も容易（＝適用実施できることは明らかである
。
実施した場合について説明したが、多重記憶システム、
共有多重化記憶システムなど多重化された各種記憶シス
テム４＝も容易（＝適用実施できることは明らかである
。
以上詳述したよう（二本発明の記憶装置の複写制御方式
によれば、複写時のＶステム効率が著しく向上するとと
もにシステムの回路構成が著しく簡略化される。
によれば、複写時のＶステム効率が著しく向上するとと
もにシステムの回路構成が著しく簡略化される。
第１図は一般的な二重化記憶システムを説明するための
概略構成図、第２図は従来の二重化記憶システムの動作
を説明するためのタイミングチャート、第３図は本発明
が適用される二重化記憶Ｌ／ステムの一実施例を示す！
ロック図。 第４図は動作を説明するためのタイミングチャートであ
る。 Ｊ １ 、 Ｉ Ｊ 、 Ｊ Ｉｊ ａ 、 Ｊ Ｏｂ
…主記憶装置。 ３０１ｍ、３０１ｂ・・・メモリ・モジュー ル（ＭＥ
Ｍ）、５０１ｍ、１６ｊｂ、１０１ｍ、３０７ｂ、３０
ａｍ、１ｏ８ｂ−・・−ｆｋｆグＶ りｆ （Ｍ Ｐ
Ｘ ） ％ Ｊ （’ Ｊ ａ ｅ Ｊ ａ Ｊ ｂ
・・・データ・レジスタ（Ｄ Ｒ） 、 Ｊ１４ａ、
Ｊ＃４ｂ−。 複写アドレス・カクンタ（ＣＡＣ）、ｘａｓａ。 ５ａｓｈ・−・アドレス・レジスタ（ＡＲ）、ＩＩａａ
。 ５Ｊｘｂ−／モ９ｍ御１ｍ（ｃＮＴ ）、Ｊ Ｊ ｔ−
・・信号線群。 出願人代理人 弁理士 鈴 江 武 彦箪１１！Ｉ 箪２図
概略構成図、第２図は従来の二重化記憶システムの動作
を説明するためのタイミングチャート、第３図は本発明
が適用される二重化記憶Ｌ／ステムの一実施例を示す！
ロック図。 第４図は動作を説明するためのタイミングチャートであ
る。 Ｊ １ 、 Ｉ Ｊ 、 Ｊ Ｉｊ ａ 、 Ｊ Ｏｂ
…主記憶装置。 ３０１ｍ、３０１ｂ・・・メモリ・モジュー ル（ＭＥ
Ｍ）、５０１ｍ、１６ｊｂ、１０１ｍ、３０７ｂ、３０
ａｍ、１ｏ８ｂ−・・−ｆｋｆグＶ りｆ （Ｍ Ｐ
Ｘ ） ％ Ｊ （’ Ｊ ａ ｅ Ｊ ａ Ｊ ｂ
・・・データ・レジスタ（Ｄ Ｒ） 、 Ｊ１４ａ、
Ｊ＃４ｂ−。 複写アドレス・カクンタ（ＣＡＣ）、ｘａｓａ。 ５ａｓｈ・−・アドレス・レジスタ（ＡＲ）、ＩＩａａ
。 ５Ｊｘｂ−／モ９ｍ御１ｍ（ｃＮＴ ）、Ｊ Ｊ ｔ−
・・信号線群。 出願人代理人 弁理士 鈴 江 武 彦箪１１！Ｉ 箪２図
Claims (4)
- （１） リフレッシュを必要とする複数の記憶装置が
多重化されて使用される記憶システムにおいて、上記各
記憶装置に、一定周期でカウント更新し、複写アドレス
を生成するカウンタ回路と、複写時のリフレッシュ・サ
イクル毎に所定数の複写サイクルを割当てる手段と。 複写情報を提供する記憶装置に対し、上記各複写サイク
ルの前半部で、上記カウンタ回路から生成される複写ア
ドレス（＝基づく複写情報の読出しを行ない、上記所定
数の複写サイクル中の少なくとも１複写サイクルの一部
で該轟複写アドレス中のあらかじめ定められた連続する
ビット群をリフレッシュ・アドレスとしてリフレッシュ
動作を行なうよう（二制御する手段と、上記複写情報が
提供される記憶装置に対し、上記所定数の複写サイクル
中の少なくとも１複写サイクルの前半部で、当該記憶装
置内の上記カウンタ回路から出力される複写アドレス中
のあらかじめ定められた連続するビット群をリフレツｉ
／ ＄ ４アドレスとしてリフレッシュ動作を行ない、
上記各複写サイクルの後半部で、上記複写情報の書込み
を上記複写情報を提供する記憶装置内の上記カウンタ回
路から生成される複写アドレスに基づいて行なうように
制御する手段とをそれぞれ設け、上記各記憶装置が共通
のりフレツＶユ・サイクルに同期して動作することを特
徴とする記憶装置の複写制御方式。 - （２）上記複写情報を提供する記憶装置Ｃ；おいて複写
サイクルの前半部で当該複写情報を読出すため直；生成
される上記複写アドレスは、当該複写情報が提供される
記憶装置内の上記カウンタ回路にロードされることを特
徴とする特許請求の範囲第１項記載の記憶装置の複写制
御方式。 - （３） 上記複写情報が提供される記憶装置内の上記
カクンタ回路は、複写期間中カクンＬ更新が禁止される
ことを特徴とする特許請求の範囲第２項記載の記憶装置
の複写制御方式。 - （４）上記複写情報が提供される記憶装置１：おいて複
写サイクルの前半部で９フレッシュ動作のために用いら
れる複写アドレスは、当該記憶装置内の上記カウンタ回
路のカウント更新動作によって生成されることを特徴と
する特許請求の範囲第１項記載の記憶装置の複写制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098860A JPS581886A (ja) | 1981-06-25 | 1981-06-25 | 記憶装置の複写制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56098860A JPS581886A (ja) | 1981-06-25 | 1981-06-25 | 記憶装置の複写制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS581886A true JPS581886A (ja) | 1983-01-07 |
Family
ID=14230973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098860A Pending JPS581886A (ja) | 1981-06-25 | 1981-06-25 | 記憶装置の複写制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581886A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094022A (ja) * | 1983-10-31 | 1985-05-27 | 三菱農機株式会社 | 籾袋の自動開袋充填取り出し制御方法 |
| JPS6094018A (ja) * | 1983-10-31 | 1985-05-27 | 三菱農機株式会社 | 籾袋の自動開袋充填制御方法 |
| JPS6445947U (ja) * | 1987-09-16 | 1989-03-22 |
-
1981
- 1981-06-25 JP JP56098860A patent/JPS581886A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094022A (ja) * | 1983-10-31 | 1985-05-27 | 三菱農機株式会社 | 籾袋の自動開袋充填取り出し制御方法 |
| JPS6094018A (ja) * | 1983-10-31 | 1985-05-27 | 三菱農機株式会社 | 籾袋の自動開袋充填制御方法 |
| JPS6445947U (ja) * | 1987-09-16 | 1989-03-22 |
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