JPS58190021A - 液相エピタキシヤル成長方法 - Google Patents

液相エピタキシヤル成長方法

Info

Publication number
JPS58190021A
JPS58190021A JP57073132A JP7313282A JPS58190021A JP S58190021 A JPS58190021 A JP S58190021A JP 57073132 A JP57073132 A JP 57073132A JP 7313282 A JP7313282 A JP 7313282A JP S58190021 A JPS58190021 A JP S58190021A
Authority
JP
Japan
Prior art keywords
growth
layer
substrate crystal
crystal
liquid phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57073132A
Other languages
English (en)
Other versions
JPH0422017B2 (ja
Inventor
Hideo Kawano
川野 英夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP57073132A priority Critical patent/JPS58190021A/ja
Publication of JPS58190021A publication Critical patent/JPS58190021A/ja
Publication of JPH0422017B2 publication Critical patent/JPH0422017B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901Materials
    • H10P14/2907Materials being Group IIIA-VA materials
    • H10P14/2909Phosphides
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2926Crystal orientations
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34Deposited materials, e.g. layers
    • H10P14/3402Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3418Phosphides
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34Deposited materials, e.g. layers
    • H10P14/3402Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3414Deposited materials, e.g. layers characterised by the chemical composition being group IIIA-VIA materials
    • H10P14/3421Arsenides

Landscapes

  • Semiconductor Lasers (AREA)
  • Led Devices (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、均一な膜厚で、欠陥が少なく高品質の多層構
造を形成できる液相エピタキシャル成長方法に関するも
のである。
化合物半導体の多層構造液相エピタキシャル成長方法は
、光通信用発光・受光素子である半導体レーザ(以下L
Dと呼ぶ)1発光ダイオード、アバランシ・フォトダイ
オード、フォトダイオード等の素子を得るだめの重要な
成長方法でちゃ、欠陥が少なく、高品質かつ歩留りの良
い成長方法の確立が望まれておシ、活発に研究・開発が
進められている。
従来の液相エピタキシャル成長方法について、l72P
−InGaAsP 系の半導体レーザを形成する多層構
造液相エピタキシャル成長を例に説明すると次の様であ
る。第1図に液相エピタキシャル成長用ボートの一例を
示す。成長用ボート1はIn とInP を混合した第
1のInP成長用溶液2、In1−xG&xASyP)
−y四元系組成X、YがInPと格子整合でき、かつL
Dの発振波長を制御できる(例えば波長1.3μm)様
に調合したIn、GaAs 。
l71P、InAsを混合した第2の成長用溶液3、上
記同様InとInPを混合した第3の成長用溶液4を備
え、InP基板結晶5を図中矢印6の方向に移動するこ
とによって、上記各溶液2.3.4と接触できる構造を
有している。エピタキシャル成長は先づ第1図に示した
位置関係にIgP基板結晶5を設置して、所定温度に加
熱・保持し、その後一定の冷却速度で温度降下を行ない
、同時にInP基板結晶5を第1の成長用溶液2下に移
動することによって所望温度降下範囲又はIyzP基板
結晶5と上記溶液2との接触時間に応じた所望の厚さの
InPエピタキシャル層が形成される。以下同様にして
、InP基板結晶5を順次矢印の方向に動かし、各溶液
3,4に接触させることによシ第2図に示す様々構造の
へテロエピタキシャル層が得られる。第2図中ヘテロエ
ピタキシャル層はウェハー中央領域において厚さ約2μ
mのn型l72P層7、厚さ0.2μmのn型I n 
1x G a XAtIyP 1、活性層8及び厚さ約
2μmのP型InP層9で構成される。
しかしながら、前述した液相エピタキシャル成長方法に
より形成したウェハー中央領域におけるエピタキシャル
ノーの厚さ、特にLDの特性上重要なI n )X G
 a XA 8 yP s−3’四元系層8の厚さは比
較的均一であるが、ウェハー周辺部では成長用溶液2゜
3.4の形状とエピタキシャル成長時での溶液2゜3.
4と基板結晶5との位置関係等により、異常な成長が起
とシ突起状になることが通例である。
この異常成長(以下、エツジ・グロースと呼ぶ)は、溶
液2,3.4が接触する面積よりも小さい基板結晶5、
すなわち、基板結晶5の縁と溶液2゜3.4とが接触す
る様な位置関係の場合、特に顕著に起こる。また多層構
造を必要とする場合には1層増加するごとに突起も犬き
くな)層厚のばらつきも大きくなって、均一性の良い領
域も減少していく。また、これらの突起はしばしば、基
板結晶5を保持するボート溝の深さ以上に成長し、多層
成長のため基板結晶5を矢印6の方向に移動する際、成
長用ボート1の溶液だめの壁と接触して粉状にな)結晶
に傷を導入することがある。また、組成制御が必要な四
元系層8の成長の際、第1層目のn型InP層7のエツ
ジ・グロースのために第1の成長用済液2が突起部に引
きづられて、四元系層8の成長用溶液3中に混入し、四
元系層8の組成が変動し、LDの発振波長を制御するこ
とが困難とな如、かつInP層7.9との格子不整合が
起こり、結晶内部に格子欠陥が導入される。
従来、この様なエツジ・グロースを防ぐ方法として、「
液相結晶成長法において、基板結晶の周辺光面または周
辺及び内部表面に炭素膜を選択的に形成して、前記炭素
膜のない部分に選択的に結晶成長させることを特徴とす
る液相結晶成長法」(%願昭48−36665 )が提
案されている。すな(イ) わち、第3駈示す様にエツジ・グロースが起きる基板結
晶5周辺部に、酸化膜10(例えばS iO。
等)あるいは炭素膜10を形成し、成長溶液と基板結晶
周辺部とが接触しない様にした方法でおる。
しかしこの方法は、実際上多層構造を必要とする場合に
は、エピタキシャル層の厚さが上記膜n4呉 厚よシも厚くなると、横方向にも成長され、第3図(ロ
)に示す様にIMF−In、zGaxAayPHy多層
構造エピタキシャル成長を行なうと、第1層目のl72
P層6が上記膜10上へ張)出した形状に成長され、結
局、多層成長のため、エツジ・グロースが起きてしまう
欠点がめる。さらに、エピタキシャル成長時に、成長用
溶液と酸化膜とが接触していることによる膜中からの不
純物汚染や基板結晶と膜との熱膨張係数の違いによる結
晶中へのひずみを導5− 入する欠点がある。
本発明の目的は、前記従来の液相エピタキシャル成長方
法におけるエツジ・グロースの発生を防止し、均一な組
成及び層厚を有し、欠陥が少なく高品質エピタキシャル
層を形成し得る液相エピタキシャル成長方法を提供する
ことにある。
本発明に係る方法は、■−■族化合物半導体基板結晶上
に多層エピタキシャル層を形成する液相エピタキシャル
成長方法において、結晶の少なくとも一端部に、I族元
素が現われる(111)A面が露出している結晶上にエ
ピタキシャル層を形成することを特徴とする。
即ち、I−V族化合物半導体基板結晶における上記(1
11)A面を有する結晶面と成長用溶液との濡れが悪い
ことが常識的に知られておシ、該結晶面をエツジ・グロ
ースの発生する基板結晶の縁に選択的に形成することに
より、エツジ・グロースの発生を防止し、均一な組成及
び層厚を有したエピタキシャル層を形成するものである
以下、本発明について、InP−InGaAsP系の発
6− 振波長人=13μmの半導体レーザを形成する多層構造
液相エピタキシャル成長を例に、その一実施例を示す図
面を参照して具体的に述べる。
第4図(イ)に示す様に、エビタギシャル成長に先だっ
て、(1003面を有するn型InP基板結晶100周
辺を<011>、<011>へき開面に切断して所望の
大きさに整形し、(oti)、(oiz)及び(011
) 。
(oii)面の四面を側面にもつ基板結晶11を用意す
る。その後、図に示した様に基板結晶11両端部、(0
11)、(Oii)面側に約2〜3 mmの間隔に(1
11) In面いわゆる(111)A面12を有する斜
面を形成する。(111)A面12は、S iO,膜を
選択エツチング・マスクにして、上記<olr> 方向
に平行な約2〜3 mmの間隔を有する基板結晶11表
面だけを、Brlメタノール混合液(Br、濃度、1〜
2%)で2〜3分程度エツチングすることによシ容易に
形成される。
多層液相エピタキシャル成長は、第1図で示した成長用
ボート1を用い、先づ上記(111)A面12を形成し
たIFIP基板結晶11を(111)A面12の斜面が
基板結晶11の移動方向(図中矢印6)に対して前後に
くる様に配置する。その後、前記第1図で説明したと同
様な成長操作で第4図(ロ)に示す様な構造のへテロエ
ピタキシャル層が得られる。図中ヘテロエピタキシャル
層はウェハー全領域において厚さ約2μmのn型IiP
層13、厚さ0.211mのn型I n )−X Ga
 XAII yP +)’活性層(波長1.3μm)1
4、および厚さ約2IunのP型InP層15が均一性
良く形成される。本発明の方法によれば、エピタキシャ
ル成長中において成長用溶液と基板結晶11に形成した
(111)A面12部分との濡れが悪いため、エツジ・
グロースの発生を防止できることと同時に、第4図(ロ
)に示す様にエピタキシャル層両端部にも(111)A
面12が形成される様に成長が進行するため、多層成長
を行なってもエツジ・グロースの発生を防止でき、均一
性の良い多層成長層が再現性良く得られる。
従って、第1層目のn型1nP層13用の成長用溶液が
四元系活性層14用の成長用溶液中に持ち込まれる様な
ことはなく、組成変化がなく、InP層13,15と良
く格子整合されたI n HxGtXAJyP s−y
活性層14が形成され、高品質で長寿命の半導体レーザ
を形成し得る。
また、エピタキシャル成長中には、Sin、膜等の酸化
膜を用いていないため、成長用溶液中への不純物汚染も
なく、高純度のエピタキシャル層を形成できる利点も有
している。
以上説明した様に、本発明の成長方法によれば、半導体
基板結晶の両端部、いわゆるエツジ・グロースの発生す
る部分に(111)A面が露出された基板結晶を用いる
ことKより、均一な組成および層厚を有し、かつ欠陥の
少ない高品質のエピタキシャル層が得られる。
さらに、半導体基板結晶として、GaAaおよびGaP
 、 lffAs基板結晶等のI−V族化合物半導体基
板結晶を用いても同様な効果が得られる。
【図面の簡単な説明】
第1図は多層液相エピタキシャル成長用ボートの一例を
示す断面図、第2図は従来の結晶成長力−9= 法で得られたへテロエピタキシャル多層構造のウェハー
の模式断面図、第3図は従来の別の結晶成長方法で得ら
れたヘテロエピタキシャル多層構造のウェハーの模式図
であp、げ)は斜視断面図、(ロ)は断面図である。 また、第4図は本発明の方法による一実施例によ)得ら
れたヘテロエピタキシャル多層構造のウェハーの模式図
であシ、(イ)は基板結晶の斜視断面図、(ロ)はへテ
ロエピタキシャル多層構造の一1面図である。 図において、1・・・成長用ボート、2−・・第1の成
長用溶液、3・・・第2の成長用溶液、4・・・第3の
成長用溶液、5.11・・・基板結晶、6・・・矢印、
7.13・・−n 凰IiP層、8 、14 ・= I
nHx GIAayP−y活性層、9.15・ P型I
nP層、10−・・膜、12 ・(111)A面である
。 lO− 第3図 (イ)                     (
ロ)会            (ロ) ミ

Claims (1)

    【特許請求の範囲】
  1. l−■族化合物半導体基板結晶上にエピタキシャル層を
    形成する液相エピタキシャル成長方法において、結晶の
    少なくとも一方の端部に、I族元素が現われる(111
    )A面が露出している結晶上にエピタキシャル層を形成
    することを特徴とする液相エピタキシャル成長方法。
JP57073132A 1982-04-30 1982-04-30 液相エピタキシヤル成長方法 Granted JPS58190021A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57073132A JPS58190021A (ja) 1982-04-30 1982-04-30 液相エピタキシヤル成長方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57073132A JPS58190021A (ja) 1982-04-30 1982-04-30 液相エピタキシヤル成長方法

Publications (2)

Publication Number Publication Date
JPS58190021A true JPS58190021A (ja) 1983-11-05
JPH0422017B2 JPH0422017B2 (ja) 1992-04-15

Family

ID=13509365

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57073132A Granted JPS58190021A (ja) 1982-04-30 1982-04-30 液相エピタキシヤル成長方法

Country Status (1)

Country Link
JP (1) JPS58190021A (ja)

Also Published As

Publication number Publication date
JPH0422017B2 (ja) 1992-04-15

Similar Documents

Publication Publication Date Title
US6984840B2 (en) Optical semiconductor device having an epitaxial layer of III-V compound semiconductor material containing N as a group V element
US7230282B2 (en) III-V group nitride system semiconductor self-standing substrate, method of making the same and III-V group nitride system semiconductor wafer
TW508841B (en) Nitride semiconductor substrate and method for manufacturing the same, and nitride semiconductor device using nitride semiconductor substrate
US7504324B2 (en) Semiconductor base and its manufacturing method, and semiconductor crystal manufacturing method
US20040067648A1 (en) Crystal film, crystal substrate, and semiconductor device
JP2000331947A (ja) 半導体基材及びその作製方法
US7109049B2 (en) Method for fabricating a nitride semiconductor light-emitting device
US6469320B2 (en) Semiconductor light emitting device
EP4273305A1 (en) Semiconductor substrate, mehod for producing semiconductor substrate, device for producing semiconductor substrate, electronic component, and electronic device
US4050964A (en) Growing smooth epitaxial layers on misoriented substrates
JPS6318877B2 (ja)
US4470368A (en) LPE Apparatus with improved thermal geometry
JPH11204878A (ja) 半導体レーザ及びその製造方法
JPH0552676B2 (ja)
JP2669142B2 (ja) ウィンドウ構造半導体レーザの製造方法
JPS54152879A (en) Structure of semiconductor laser element and its manufacture
JPH0422017B2 (ja)
JPH02178918A (ja) 化合物半導体結晶層の製造方法
JPS60223185A (ja) 半導体レ−ザ−の製造方法
JPH03129892A (ja) 半導体発光素子
KR200318416Y1 (ko) 질화물 반도체 레이저 소자
JPH03247597A (ja) シリコン基板上への3―v族化合物半導体のエピタキシャル成長方法
JPS6237835B2 (ja)
JPS63194382A (ja) 半導体レ−ザの製造方法
JPH0334848B2 (ja)