JPS58190041A - 表示装置用駆動回路基板の製造方法 - Google Patents
表示装置用駆動回路基板の製造方法Info
- Publication number
- JPS58190041A JPS58190041A JP57072414A JP7241482A JPS58190041A JP S58190041 A JPS58190041 A JP S58190041A JP 57072414 A JP57072414 A JP 57072414A JP 7241482 A JP7241482 A JP 7241482A JP S58190041 A JPS58190041 A JP S58190041A
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- Japan
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- electrode
- drive circuit
- film
- thin film
- electrode wiring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、＊膜トランジスタアレイと多層配線構造を含
む液晶表示装置等の駆動回路基板の製造方法Ｃ−関する
。
む液晶表示装置等の駆動回路基板の製造方法Ｃ−関する
。
最近、薄膜トランジスタアレイを用いたディスプレイパ
ネルが各所で研究されている（例えばＩ Ｅ ｈ４ Ｗ
’１Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ ｌ１ｉｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃａａ。
ネルが各所で研究されている（例えばＩ Ｅ ｈ４ Ｗ
’１Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ ｌ１ｉｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃａａ。
ｖｏｌ、ｆｍ−２０，ｎｏ、 １１． Ｎｏｖｅｍｂｅ
ｒ １９７Ｌ ｐ ９９５−］（１０１参照）０第１図
は一般的な薄膜トランジスタアレイを用いたディスプレ
イパネルの等価（ロ）路であるｏＩＩＣ１１＠ ５Ｊ
ｊｌ ＊・−ｔ Ｊ ｎ ）は行方向の＃膜トランジ
スタ１３のゲート電極を共通Ｃニドライブするアドレス
ライン、１２（）Ｊ 、／ ２Ｂ 、−，１２ｍ
）はデイヌブレイ信号を列方向の薄膜トランジスタノ３
のソース（１送るチータラインである。薄膜トランジス
タ１３はアドレスラインｌｌとチータライン１２の各ク
ロスポイント（ユ対応した画素毎≦二相いられ、各ドレ
イン電極は表示素子１５と共にキャパシタ１４（−も接
続されている。表示素子１５は例えば液晶やエレクトロ
ルミネセンス素子である。具体的に液晶ティスプレィパ
ネルを例にとると、アドレスライン１］、データライン
１２トランジスタノ３およびキャパシタ１４ｆ集積形成
した駆動回路基板とこれに対１川する透明電極を全面Ｃ
二形改した基板との曲Ｃ二液晶膚を挾持することにより
構成される０このようなディスプレイパネルはアドレス
ライン毎Ｃニデータを書き込む線順次方式で駆動され５
表示素子ノ５をデユーティ比はぼ１００％で＃ＪＦＡ！
できる利点がある０ ところで、この樟のディスプレイを旨詳細にあるいは犬
面槓表示で実現する場合、トランジスタの数は非常Ｃ二
条くなる。例えばアドレス２００Ｘチー５’２００ｏｒ
とき、４００００素子が必要となり、データライン、ア
ドレスラインのクロスポイント、忘よひキャパシタの数
もそれぞれ４０ ｉｆ （１０必要と７（る。このよう
な大規模のトランジスタアレイをもつ駆動回路基板を歩
留りよく製造することは非常（ユ困難である。欠陥の主
原因としては■多層配線間あるいはキャパシタ（１）’
Ｑ気的短絡、■配線の開放、■トランジスタの欠陥等が
考えられる０しかし、ディスプレイの点欠陥がある捏良
許されるときは、配線開放やトランジスタの欠陥は通常
欠陥であるため大きな問題とはならない口例えば第１図
（二おいて、アドレスラインｌｌかその途中カ一点で切
断されても、アドレスライン１）の両方向から信号を入
れることＣ二より、他の画素（−は全く動作上影響な及
はさないし、又、切ｍ王の位＠によっては全ての画素が
正常動作をすることが期待されるからである。
ｒ １９７Ｌ ｐ ９９５−］（１０１参照）０第１図
は一般的な薄膜トランジスタアレイを用いたディスプレ
イパネルの等価（ロ）路であるｏＩＩＣ１１＠ ５Ｊ
ｊｌ ＊・−ｔ Ｊ ｎ ）は行方向の＃膜トランジ
スタ１３のゲート電極を共通Ｃニドライブするアドレス
ライン、１２（）Ｊ 、／ ２Ｂ 、−，１２ｍ
）はデイヌブレイ信号を列方向の薄膜トランジスタノ３
のソース（１送るチータラインである。薄膜トランジス
タ１３はアドレスラインｌｌとチータライン１２の各ク
ロスポイント（ユ対応した画素毎≦二相いられ、各ドレ
イン電極は表示素子１５と共にキャパシタ１４（−も接
続されている。表示素子１５は例えば液晶やエレクトロ
ルミネセンス素子である。具体的に液晶ティスプレィパ
ネルを例にとると、アドレスライン１］、データライン
１２トランジスタノ３およびキャパシタ１４ｆ集積形成
した駆動回路基板とこれに対１川する透明電極を全面Ｃ
二形改した基板との曲Ｃ二液晶膚を挾持することにより
構成される０このようなディスプレイパネルはアドレス
ライン毎Ｃニデータを書き込む線順次方式で駆動され５
表示素子ノ５をデユーティ比はぼ１００％で＃ＪＦＡ！
できる利点がある０ ところで、この樟のディスプレイを旨詳細にあるいは犬
面槓表示で実現する場合、トランジスタの数は非常Ｃ二
条くなる。例えばアドレス２００Ｘチー５’２００ｏｒ
とき、４００００素子が必要となり、データライン、ア
ドレスラインのクロスポイント、忘よひキャパシタの数
もそれぞれ４０ ｉｆ （１０必要と７（る。このよう
な大規模のトランジスタアレイをもつ駆動回路基板を歩
留りよく製造することは非常（ユ困難である。欠陥の主
原因としては■多層配線間あるいはキャパシタ（１）’
Ｑ気的短絡、■配線の開放、■トランジスタの欠陥等が
考えられる０しかし、ディスプレイの点欠陥がある捏良
許されるときは、配線開放やトランジスタの欠陥は通常
欠陥であるため大きな問題とはならない口例えば第１図
（二おいて、アドレスラインｌｌかその途中カ一点で切
断されても、アドレスライン１）の両方向から信号を入
れることＣ二より、他の画素（−は全く動作上影響な及
はさないし、又、切ｍ王の位＠によっては全ての画素が
正常動作をすることが期待されるからである。
これＣ二対し、多層配線間の短絡は点欠陥では済まない
から、ディスプレイｆ二とって大きな影響を与える・し
かも短絡位置をレーザー等で分離することは可能である
が、そのためＣ−は、短絡位置を知る必要かあり、これ
は開放チェックと異ｒ（す、横置（二はう犬な時ｍ１か
かかる。アドレスラインとチータライン曲だけでなく、
キャパシタの短絡チェックも含めると、きわめて非能率
的な横骨となる０更直二、短絡個所の分陥を行なう工程
も壇えるため、生産性が低下することはさけられμいに
の様な短絡欠陥は１層間絶縁膜が、結晶シリコンの熱酸
化膜と異なり低温でスパッタ法やＣＶＤ法で形成しなけ
ればならす、その膜質が非常Ｃ二劣ることに起因してお
＋）、特にディスプレイの大面積化（二伴ってかなりの
数【二なることが予想される〇 〔発明の目的〕 この発明ｔま上述した従来の間地点を解決し。
から、ディスプレイｆ二とって大きな影響を与える・し
かも短絡位置をレーザー等で分離することは可能である
が、そのためＣ−は、短絡位置を知る必要かあり、これ
は開放チェックと異ｒ（す、横置（二はう犬な時ｍ１か
かかる。アドレスラインとチータライン曲だけでなく、
キャパシタの短絡チェックも含めると、きわめて非能率
的な横骨となる０更直二、短絡個所の分陥を行なう工程
も壇えるため、生産性が低下することはさけられμいに
の様な短絡欠陥は１層間絶縁膜が、結晶シリコンの熱酸
化膜と異なり低温でスパッタ法やＣＶＤ法で形成しなけ
ればならす、その膜質が非常Ｃ二劣ることに起因してお
＋）、特にディスプレイの大面積化（二伴ってかなりの
数【二なることが予想される〇 〔発明の目的〕 この発明ｔま上述した従来の間地点を解決し。
多層配線の層間短絡を効果的≦二防止してディスプレイ
パネルの歩留り同上、信頼性同上を図り得る表示装置用
駆動回路基板の製造方法を提供することを目的とするー 〔発明の概要〕 本発明は、薄膜トランジスタアレイと多層配線を含む駆
動回路基板の生産性を著しく阻害する多層配線間の短絡
欠陥を開放欠陥に変換し。
パネルの歩留り同上、信頼性同上を図り得る表示装置用
駆動回路基板の製造方法を提供することを目的とするー 〔発明の概要〕 本発明は、薄膜トランジスタアレイと多層配線を含む駆
動回路基板の生産性を著しく阻害する多層配線間の短絡
欠陥を開放欠陥に変換し。
かつ製造工程の比較的初期段階で対策することＣ−よｌ
］ 、変換された開放欠陥が多数の場合はそのサンプル
の製造を中止し、無駄な生産を行なわないようＣユする
。即ち本発明Ｃ−おいては、絶縁性基板上Ｃ１第１の電
極配線を形成し、全面を層間絶縁膜でおおった後、第２
の電極配線を形成する前に、基板全面を第１の電極配線
材料の工゛ソテング液でエツチングするーこれ（二より
、層間絶縁膜にピンホールがあった場合Ｃ二そのピンホ
ール下の第１の電極配線材料を除去して。
］ 、変換された開放欠陥が多数の場合はそのサンプル
の製造を中止し、無駄な生産を行なわないようＣユする
。即ち本発明Ｃ−おいては、絶縁性基板上Ｃ１第１の電
極配線を形成し、全面を層間絶縁膜でおおった後、第２
の電極配線を形成する前に、基板全面を第１の電極配線
材料の工゛ソテング液でエツチングするーこれ（二より
、層間絶縁膜にピンホールがあった場合Ｃ二そのピンホ
ール下の第１の電極配線材料を除去して。
第１．第２の電極配線の短絡を防止するものである〇
〔発明の効界〕
本発明Ｃ二よれば、多層配線層間の短絡を効巣的（二防
止して、ディスプレイパネルの歩留り同上、信頼性同上
ン図ることができる。また本発明ｆ−おいて、エツチン
グ工程の後、サンプルを検査しピンホールの程度を知る
ことは、このエツチング工程前に層間絶縁膜Ｕ〕ピンホ
ールを見つけるよりも非常（＝簡単（二かつ正確（′−
行なうことができる。何故なら、この種の駆動回路基板
には通常カラス基板が用いられ、ピンホール部の第１の
電極配線がエツチングされるとこの部分か透明となるか
らである。従ってピンホールの程＃ｉによってこのサン
プルを次の工程Ｃ二進めるか否か力判断も下しやすく、
無駄な工程な貞くことができ、駆動回路基板の庄産性を
著しく尚めることか可能である。
止して、ディスプレイパネルの歩留り同上、信頼性同上
ン図ることができる。また本発明ｆ−おいて、エツチン
グ工程の後、サンプルを検査しピンホールの程度を知る
ことは、このエツチング工程前に層間絶縁膜Ｕ〕ピンホ
ールを見つけるよりも非常（＝簡単（二かつ正確（′−
行なうことができる。何故なら、この種の駆動回路基板
には通常カラス基板が用いられ、ピンホール部の第１の
電極配線がエツチングされるとこの部分か透明となるか
らである。従ってピンホールの程＃ｉによってこのサン
プルを次の工程Ｃ二進めるか否か力判断も下しやすく、
無駄な工程な貞くことができ、駆動回路基板の庄産性を
著しく尚めることか可能である。
第２図（ａ） 、 （ｂ）は本発明の一実施例Ｃ−より
製造された液晶表示装置の駆動回路基板の一画素部分乞
示す平面図とそのＡ−Ａ’断面図である。製造工程を説
明すると、まずガラヌ基板２ノ上（−厚さ１５０ＯＡの
Ａｔｌ１！１を蒸暑しこれをパターニングして第１の電
極配縁である薄膜トランジスタのチー）’！＄ｉ！ｌｉ
兼アドレスライアドレスライン２２パシタの一万の電極
を兼ねる接地ライン・２２□を形成する◎この後ＲＩ−
スパッタ法またはＣＶＤ法（ユよ１１３（ｉｔ）ＯＡ
０ｒ８ｉ（Ｊ、膜２３を全面（二堆積する。この８１（
Ｊ、膜２３は薄膜トランジスタのゲート絶縁膜と配線の
層間絶縁膜を兼ねる。その後、この８１０．膜２３をフ
ッ化アンモニウムで約１５秒間エツチングし１次いで基
板を１０％希塩酸溶液（二約３分程浸す。これにより、
５ｉ（Ｊ、膜２３（二図不Ｕ〕ようなピンホール２６が
あったとき、その下の接地ライン２２□が部分的にエツ
チング除去される◎この後、基板温度２５０℃で８ ＋
）１．カブロー放゛醒分解法Ｃ二より、アンドープ０
〕アモルファスシリコン（ａ−ｓ ｌ ）膜２４を３０
０ＯＡ堆積しこれを素子頭載（二σ〕み残すよう（二Ｃ
ＤＥＩユよりパターニングする。そして厚さ５００Ａの
Ｍ。膜、次いで厚さ６０００ＡのＡｔ膜を蒸暑し、これ
らの積層膜なパターニングして、第２の電極配縁である
薄膜トランジスタのソース電極兼データライン２５、お
よびドレイン電極兼キャパシタ電極゛２５２を形成して
駆動回路基板が完成する、こうしてこの実施例によれば
１層間絶縁膜である８１０＊＄ｚ３の形成後のエツチン
グ工程で。
製造された液晶表示装置の駆動回路基板の一画素部分乞
示す平面図とそのＡ−Ａ’断面図である。製造工程を説
明すると、まずガラヌ基板２ノ上（−厚さ１５０ＯＡの
Ａｔｌ１！１を蒸暑しこれをパターニングして第１の電
極配縁である薄膜トランジスタのチー）’！＄ｉ！ｌｉ
兼アドレスライアドレスライン２２パシタの一万の電極
を兼ねる接地ライン・２２□を形成する◎この後ＲＩ−
スパッタ法またはＣＶＤ法（ユよ１１３（ｉｔ）ＯＡ
０ｒ８ｉ（Ｊ、膜２３を全面（二堆積する。この８１（
Ｊ、膜２３は薄膜トランジスタのゲート絶縁膜と配線の
層間絶縁膜を兼ねる。その後、この８１０．膜２３をフ
ッ化アンモニウムで約１５秒間エツチングし１次いで基
板を１０％希塩酸溶液（二約３分程浸す。これにより、
５ｉ（Ｊ、膜２３（二図不Ｕ〕ようなピンホール２６が
あったとき、その下の接地ライン２２□が部分的にエツ
チング除去される◎この後、基板温度２５０℃で８ ＋
）１．カブロー放゛醒分解法Ｃ二より、アンドープ０
〕アモルファスシリコン（ａ−ｓ ｌ ）膜２４を３０
０ＯＡ堆積しこれを素子頭載（二σ〕み残すよう（二Ｃ
ＤＥＩユよりパターニングする。そして厚さ５００Ａの
Ｍ。膜、次いで厚さ６０００ＡのＡｔ膜を蒸暑し、これ
らの積層膜なパターニングして、第２の電極配縁である
薄膜トランジスタのソース電極兼データライン２５、お
よびドレイン電極兼キャパシタ電極゛２５２を形成して
駆動回路基板が完成する、こうしてこの実施例によれば
１層間絶縁膜である８１０＊＄ｚ３の形成後のエツチン
グ工程で。
８ｉ（Ｊ、膜２３にあるピンホール部の第１の電極配線
を除去することＣ二よって、第１．第２の電極配線の短
絡が防止される。
を除去することＣ二よって、第１．第２の電極配線の短
絡が防止される。
具体的なデータＣ−より本発明の効果を明らかＣ二する
。上記実施例の工程（ユ従ったサンプルをＡグルレープ
とし、］゛ソ化アンモニウム（二よるＳｉｎ、膜エツチ
ング工程を省略した他は上記実施例と同様の工稈口従っ
たものをＢグループ、また上記実施例１／Ｊような８７
０．膜形成後のエツチング処理を行わなかったものをＣ
グループとして特性評価を行った◎駆動回路基板は、薄
膜トランジスタアレイ部が１０Ｘ１０ｄ、）ランジヌタ
数は ５０行×５０列＝２５００（画素）。
。上記実施例の工程（ユ従ったサンプルをＡグルレープ
とし、］゛ソ化アンモニウム（二よるＳｉｎ、膜エツチ
ング工程を省略した他は上記実施例と同様の工稈口従っ
たものをＢグループ、また上記実施例１／Ｊような８７
０．膜形成後のエツチング処理を行わなかったものをＣ
グループとして特性評価を行った◎駆動回路基板は、薄
膜トランジスタアレイ部が１０Ｘ１０ｄ、）ランジヌタ
数は ５０行×５０列＝２５００（画素）。
１つの画素の大きさは２ （１０Ｘ ２００μｍ、であ
る。下表はＡ、Ｂ、Ｃ各グループｌＯ枚ずつのサンプル
（二対して、５０本のアドレスライン中の開放があった
アドレスライン数の各グループ平均値およびアドレスラ
インとチータラインの短絡のあったサンプル枚数を示し
ている。
る。下表はＡ、Ｂ、Ｃ各グループｌＯ枚ずつのサンプル
（二対して、５０本のアドレスライン中の開放があった
アドレスライン数の各グループ平均値およびアドレスラ
インとチータラインの短絡のあったサンプル枚数を示し
ている。
表から明らかなよう（二１本発明す）方法ｉ二より多層
配線の短絡欠陥は着しく識少する。第１の電極配線すｊ
エツチング液でエツチングする削（二予め層間絶縁膜エ
ツチングを行うことは、ＡとＢを比較して明らかなよう
（ユ有効であるが、Ｃとの関係でみれは、こり〕１＠間
絶縁膜エッチング工程を行わなくても十分大きな効果が
得られることは明らかである。
配線の短絡欠陥は着しく識少する。第１の電極配線すｊ
エツチング液でエツチングする削（二予め層間絶縁膜エ
ツチングを行うことは、ＡとＢを比較して明らかなよう
（ユ有効であるが、Ｃとの関係でみれは、こり〕１＠間
絶縁膜エッチング工程を行わなくても十分大きな効果が
得られることは明らかである。
一万、表からアドレスラインの開放（断線）欠陥が増加
していることがわかる◎しかしこの欠陥は前述のようｆ
二、基板からの電極配線の収出し方ＢによｉＪ点欠陥Ｃ
二変換する対策が可能である。即ち、液晶を実装した後
、表示状態で開放欠陥位置を目視し、開放となっている
アドレスライン（二ついては両側から駆動信号を供給す
るような配線を施すことでこＱ］対策が可能であＩ）、
余ＩＩ問題とならない。
していることがわかる◎しかしこの欠陥は前述のようｆ
二、基板からの電極配線の収出し方ＢによｉＪ点欠陥Ｃ
二変換する対策が可能である。即ち、液晶を実装した後
、表示状態で開放欠陥位置を目視し、開放となっている
アドレスライン（二ついては両側から駆動信号を供給す
るような配線を施すことでこＱ］対策が可能であＩ）、
余ＩＩ問題とならない。
以上のように本発明（−よれば、従来生産性を者しく低
下させていた多層配線（二おける層間短絡な大きく改善
でき、又、不良の基板を製造工程の比較的早い時期（二
発見できるため、むだな製造を減らすことができるなど
、表示装置用駆動回路基板の生産性を大幅に同上させる
ことができる◎ なお本発明は上記実施例Ｃ二限定されるものではない。
下させていた多層配線（二おける層間短絡な大きく改善
でき、又、不良の基板を製造工程の比較的早い時期（二
発見できるため、むだな製造を減らすことができるなど
、表示装置用駆動回路基板の生産性を大幅に同上させる
ことができる◎ なお本発明は上記実施例Ｃ二限定されるものではない。
薄膜トランジスタの半導体材料は。
ａ−ａｉｌユ限らすＩＩ−Ｖｌ族のＣｄ８ｅ、 Ｃｄ
８゜あるいはＴｅなどの材料でもよ（、層間絶縁膜は８
ｉ（Ｊ、ｌ１限らず、第１ ＋［ｉ ’電極配線のエラ
チン１ グ液Ｃ−エツチングされないものであれはＳｉ、Ｎ、等
イ１１！の絶縁膜でもよい。更Ｃ二、第１層南極配線材
料としても、Ａｌｌ二限らず、他の金属材料や透明電極
材料が使用できる。
８゜あるいはＴｅなどの材料でもよ（、層間絶縁膜は８
ｉ（Ｊ、ｌ１限らず、第１ ＋［ｉ ’電極配線のエラ
チン１ グ液Ｃ−エツチングされないものであれはＳｉ、Ｎ、等
イ１１！の絶縁膜でもよい。更Ｃ二、第１層南極配線材
料としても、Ａｌｌ二限らず、他の金属材料や透明電極
材料が使用できる。
第１図は表示装置駆動用のＳ膜トランジスタアレイの等
価回路図、第２図（ａ） 、 ｆｂ）は本発明の一実施
例Ｃ二よる駆動回路基板の１画集部の平面図とそのＡ
−Ａ’断面図である。 ２ノ・・・ガラス基板、２２．・・・ゲート峨極兼アド
レスライン、２２．・・・キャパシタ電極兼接地ライン
、２３・・・５１（Ｊ、膜（ゲート絶縁膜兼層間絶縁膜
）２４・・・ａ−８ｉ膜、２５Ｉ ・・・ソース電極兼
データライン、２６．・・・ドレイン゛磁極兼キャパシ
タ゛ａｔｒｉａ ２６・・・ピンホール〇出願人代理人
釉土鈴江武 彦 ２ 第１図 １ｉ２ツ （ａ） （ｂ）
価回路図、第２図（ａ） 、 ｆｂ）は本発明の一実施
例Ｃ二よる駆動回路基板の１画集部の平面図とそのＡ
−Ａ’断面図である。 ２ノ・・・ガラス基板、２２．・・・ゲート峨極兼アド
レスライン、２２．・・・キャパシタ電極兼接地ライン
、２３・・・５１（Ｊ、膜（ゲート絶縁膜兼層間絶縁膜
）２４・・・ａ−８ｉ膜、２５Ｉ ・・・ソース電極兼
データライン、２６．・・・ドレイン゛磁極兼キャパシ
タ゛ａｔｒｉａ ２６・・・ピンホール〇出願人代理人
釉土鈴江武 彦 ２ 第１図 １ｉ２ツ （ａ） （ｂ）
Claims (1)
- 【特許請求の範囲】 （１）絶縁性基板Ｃ二薄膜トランジスタアレイと多層配
線を含む表示集子駆動回路が集積形成された駆動回路基
板を製造する亀−際し、絶縁性基板上（１第１の電極配
線を形成し全面をｊ−開維縁膜でおおった後、第２の電
極配線を形成する前Ｃ−５基板全面を前記第ｌの電極配
線材料のエツチング液でエツチングする工程を設けたこ
とを特徴とする表示装置用駆動回路基板の製造方法、（
２）表示素子は液晶表示素子であり、第１の電極配線は
行方向の薄膜トランジスタのゲートを共通接続するアド
レスラインおよび各薄膜トランジスタと対をなして設け
られるキャパシタの一万の電極となる接地ラインであり
、第２の電極配線は列方向の＃綾トランジスタのソース
を共通接続するチータラインおよび各ＡＩ換トランジヌ
タのドレイン電極を兼ねるＳｉＪ記キャパシタの他方の
電極である特許請求の範囲第１項記載の表示装置用駆動
回路基板の製造方法。 （３） 層間絶縁膜は薄膜トランジスタのゲート絶縁
膜を兼ねるスパッタ法またはＣＶＤ法Ｃ二よる８ＩＯ１
膜である特許請求の範囲第１項記載の表示装置用駆動回
路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072414A JPS58190041A (ja) | 1982-04-28 | 1982-04-28 | 表示装置用駆動回路基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072414A JPS58190041A (ja) | 1982-04-28 | 1982-04-28 | 表示装置用駆動回路基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58190041A true JPS58190041A (ja) | 1983-11-05 |
Family
ID=13488593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072414A Pending JPS58190041A (ja) | 1982-04-28 | 1982-04-28 | 表示装置用駆動回路基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58190041A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60175032A (ja) * | 1984-02-20 | 1985-09-09 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造方法 |
| JPS61183972A (ja) * | 1985-02-08 | 1986-08-16 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JPS6444419A (en) * | 1987-08-11 | 1989-02-16 | Fujitsu Ltd | Liquid crystal display panel |
| JPH01158776A (ja) * | 1987-12-16 | 1989-06-21 | Toshiba Corp | 薄膜素子の製造方法 |
| JPH0451120A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 薄膜電界効果型トランジスタ駆動液晶表示素子アレイ |
| JPH04299315A (ja) * | 1991-03-28 | 1992-10-22 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JPH04120172U (ja) * | 1991-04-02 | 1992-10-27 | オムロン株式会社 | 硬貨投入口構造 |
Citations (1)
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-
1982
- 1982-04-28 JP JP57072414A patent/JPS58190041A/ja active Pending
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