JPS58190058A - 薄膜電界効果トランジスタの製造方法 - Google Patents
薄膜電界効果トランジスタの製造方法Info
- Publication number
- JPS58190058A JPS58190058A JP57072419A JP7241982A JPS58190058A JP S58190058 A JPS58190058 A JP S58190058A JP 57072419 A JP57072419 A JP 57072419A JP 7241982 A JP7241982 A JP 7241982A JP S58190058 A JPS58190058 A JP S58190058A
- Authority
- JP
- Japan
- Prior art keywords
- film
- electrode
- source
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、アモルファシリコン等の半導体膜を用いた薄
膜電界効果トランジスタの製造方法に関する。
膜電界効果トランジスタの製造方法に関する。
が注目されている。特に、上記半導体薄膜が低温で形成
できるため、薄膜半導体装置を構成するだめの基板が特
に限定されず、又、従来の露光技術、エツチング技術等
のパターン形成法もそのまま使用でき大面積基板への集
積化も可能であるなどの利点を有するため、目的に応じ
て、多種多様の構造の半導体装置が実現できる。これら
の半導体薄膜を用いた半導体装置の機能全十分に発揮す
るために、同一基板内にスイッチング素子や能動回路素
子としてＴＦ’Ｔを設けることが多い。これにより、半
導体薄膜を用いた半導体装置の機能的な集積化も可能と
なり、その応用は極めて広くなる。
できるため、薄膜半導体装置を構成するだめの基板が特
に限定されず、又、従来の露光技術、エツチング技術等
のパターン形成法もそのまま使用でき大面積基板への集
積化も可能であるなどの利点を有するため、目的に応じ
て、多種多様の構造の半導体装置が実現できる。これら
の半導体薄膜を用いた半導体装置の機能全十分に発揮す
るために、同一基板内にスイッチング素子や能動回路素
子としてＴＦ’Ｔを設けることが多い。これにより、半
導体薄膜を用いた半導体装置の機能的な集積化も可能と
なり、その応用は極めて広くなる。
第１図〜第３図は従来のＴＰＴの基本構造を概略的に示
す図である。これらの図において、１は絶縁性基板、２
はａ−８１または多結晶シリコｙ （Ｐｏ１ｙ −Ｓｔ
）等の半導体膜、３はデート絶縁膜、４はｒ−ト電極
、５，６はそれぞれソース・ドレイン電極であり、７．
８は良好なオーミックコンタクトを得るための不純物ド
ープ半導体膜である。第１図および第２図のものけ半導
体膜２の同じ面側にｒ−）電極とソース電極５およびド
レイン電極６が設けられ、第３図のものは半導体薄膜２
の下面側にデート電極４、上面側にソース電極５および
ドレイン電極６が設けられている。これらのＴＰＴは単
結晶シリコンを用いたいわゆるＭＯＳ ＦＥＴと類似の
電気的特性を示すが、ＭＯＳ ＦｇＴとの動作原理の根
本的な違いは、トランジスタのチャンネルのしゃ新条件
が、ＭＯＳ ＦＥＴではＰＮ接合の逆方向特性を利用す
るのに対し、ＴＰＴでは半導体薄膜２の高抵抗を利用す
る点である。チャンネルの導通状態は共に、電界効果に
よる半導体表面の反転あるいはキャリア蓄積を利用する
。従って、これらのＴＰＴを構成するためには、半導体
薄膜２の非導通状態での抵抗がチャンネル形成時の抵抗
に比べ十分高いことが必要である。なお、基板１が導電
性材料を出発基板とするときは、その表面に絶縁膜を設
けて絶縁性基板として用いる。
す図である。これらの図において、１は絶縁性基板、２
はａ−８１または多結晶シリコｙ （Ｐｏ１ｙ −Ｓｔ
）等の半導体膜、３はデート絶縁膜、４はｒ−ト電極
、５，６はそれぞれソース・ドレイン電極であり、７．
８は良好なオーミックコンタクトを得るための不純物ド
ープ半導体膜である。第１図および第２図のものけ半導
体膜２の同じ面側にｒ−）電極とソース電極５およびド
レイン電極６が設けられ、第３図のものは半導体薄膜２
の下面側にデート電極４、上面側にソース電極５および
ドレイン電極６が設けられている。これらのＴＰＴは単
結晶シリコンを用いたいわゆるＭＯＳ ＦＥＴと類似の
電気的特性を示すが、ＭＯＳ ＦｇＴとの動作原理の根
本的な違いは、トランジスタのチャンネルのしゃ新条件
が、ＭＯＳ ＦＥＴではＰＮ接合の逆方向特性を利用す
るのに対し、ＴＰＴでは半導体薄膜２の高抵抗を利用す
る点である。チャンネルの導通状態は共に、電界効果に
よる半導体表面の反転あるいはキャリア蓄積を利用する
。従って、これらのＴＰＴを構成するためには、半導体
薄膜２の非導通状態での抵抗がチャンネル形成時の抵抗
に比べ十分高いことが必要である。なお、基板１が導電
性材料を出発基板とするときは、その表面に絶縁膜を設
けて絶縁性基板として用いる。
さて、これらのＴＦＴはａ −Ｓｔ又はＰｏ１ｙ −Ｓ
ｔ等の半導体膜を用いるため単結晶半導体に比べ、キャ
リヤとなる電子や正孔の移動度が低くなる。
ｔ等の半導体膜を用いるため単結晶半導体に比べ、キャ
リヤとなる電子や正孔の移動度が低くなる。
特にａ −８１ではその低下が顕著である。このため、
結晶牛導体材料を用いたＭＯＳ ＦＥＴに比べ、ＴＰＴ
の動作周波数の限界はかなり低くなってしまう。また、
このようなＴＰＴを基板上に複数個集積化した場合には
、その動作速度は、上記動作周波数の限界よりも一般に
かなり遅くなる。
結晶牛導体材料を用いたＭＯＳ ＦＥＴに比べ、ＴＰＴ
の動作周波数の限界はかなり低くなってしまう。また、
このようなＴＰＴを基板上に複数個集積化した場合には
、その動作速度は、上記動作周波数の限界よりも一般に
かなり遅くなる。
これは、主に配線やトランジスタ構造に基づく寄生容量
のだめの時間遅れが原因となる。ＴＰＴでは、絶縁体の
基板を使用できるため、配線と基板間の寄生容量をさけ
ることは容易であるが、第１図〜第３図に示す従来の構
造では、ソース・ケ゛−ト間あるいはドレイン・ダート
間の電極の重なりによる寄生容量の影響が大きい。一般
に、寄生容量ヲ有するＴＦ’Ｔ ｉ含む回路の動作速度
を上げるためには、ＴＰＴのＯＮ状態における抵抗を下
げればよいが、このためにはＴＰＴの電流路の幅（チャ
ンネル幅）を大きくする必要がある。
のだめの時間遅れが原因となる。ＴＰＴでは、絶縁体の
基板を使用できるため、配線と基板間の寄生容量をさけ
ることは容易であるが、第１図〜第３図に示す従来の構
造では、ソース・ケ゛−ト間あるいはドレイン・ダート
間の電極の重なりによる寄生容量の影響が大きい。一般
に、寄生容量ヲ有するＴＦ’Ｔ ｉ含む回路の動作速度
を上げるためには、ＴＰＴのＯＮ状態における抵抗を下
げればよいが、このためにはＴＰＴの電流路の幅（チャ
ンネル幅）を大きくする必要がある。
この場合従来構造のＴＰＴでは、寄生容量もチャンネル
幅に比例して増えるため、本質的な動作速度の向上とは
ならない。
幅に比例して増えるため、本質的な動作速度の向上とは
ならない。
本発明は上記の点に鑑み、ケ“−ト電極とソース・ドレ
インとを自己整合させてＴＰＴ回路の動作速度の向上を
図り、素子の微細化と高集積化を可能とするＴＰＴの製
造方法を提供するものである。
インとを自己整合させてＴＰＴ回路の動作速度の向上を
図り、素子の微細化と高集積化を可能とするＴＰＴの製
造方法を提供するものである。
５−
〔発明の概要〕
本発明においては、まず絶縁性基板上に半導体膜を堆積
し、その表面を絶縁膜でおおってその上にケ゛−ト電極
を形成する。そしてこのダート電極をマスクとして前記
絶縁膜をエツチングしてソースおよびドレイン領域の半
導体膜表面を露出させる。この後、ｒ−ト電極のエツジ
で段切れが生ずるような厚さの導体膜を被着してケ゛−
ト電極に自己整合されたソースおよびドレインのコンタ
クト電極を形成する。なお、ソースおよびドレインのコ
ンタクト電極は必要な領域にのみ残すべくパターニング
する。この・平ターニングはソースおよびドレインの取
出し電極を配設した後に、またはその前に行うことがで
きる。
し、その表面を絶縁膜でおおってその上にケ゛−ト電極
を形成する。そしてこのダート電極をマスクとして前記
絶縁膜をエツチングしてソースおよびドレイン領域の半
導体膜表面を露出させる。この後、ｒ−ト電極のエツジ
で段切れが生ずるような厚さの導体膜を被着してケ゛−
ト電極に自己整合されたソースおよびドレインのコンタ
クト電極を形成する。なお、ソースおよびドレインのコ
ンタクト電極は必要な領域にのみ残すべくパターニング
する。この・平ターニングはソースおよびドレインの取
出し電極を配設した後に、またはその前に行うことがで
きる。
〔発明の効果〕
従って、本発明によれば、デートに自己整合されたソー
ス・ドレインが形成できるために、ダート電極とソース
・ドレイン電極の間の寄生容量が小さく、高速動作が可
能となるだけでな６一 く、ＴＰＴ回路の微細化・高集積化を図ることができる
。
ス・ドレインが形成できるために、ダート電極とソース
・ドレイン電極の間の寄生容量が小さく、高速動作が可
能となるだけでな６一 く、ＴＰＴ回路の微細化・高集積化を図ることができる
。
以下、本発明の実施例を、第４図（ａ）〜（、）を用い
て説明する。まずガラス基板１ノ上に厚さ１５００Ｘの
アンド−プロ−３ｉ膜１２を５ＩＨ４のグロー放電によ
り堆積し、この上にプラズマＣＶｒ）よりケ“−ト絶縁
膜となる厚さ３０００Ｘの酸化シリコン膜１３を堆積し
、次に１００ＱＸのＣｒ ／ Ａｕ膜を蒸着した後に・
！ターン形成してケ゛−ト電極Ｉ４を形成する（ａ）。
て説明する。まずガラス基板１ノ上に厚さ１５００Ｘの
アンド−プロ−３ｉ膜１２を５ＩＨ４のグロー放電によ
り堆積し、この上にプラズマＣＶｒ）よりケ“−ト絶縁
膜となる厚さ３０００Ｘの酸化シリコン膜１３を堆積し
、次に１００ＱＸのＣｒ ／ Ａｕ膜を蒸着した後に・
！ターン形成してケ゛−ト電極Ｉ４を形成する（ａ）。
次に、このダート電極１４を含む領域に開口をもつレノ
ストパターンを形成してフッ化アンモニウムにより酸化
シリコン膜１３をエツチング除去しソース・ドレイン領
域のａ −Ｓｔ膜１２を露出させる（ｂ）。この際、Ｃ
ｃ／Ａｕ膜はフッ化アンモニウムに対して侵されにくい
のでこの下の酸化シリコン膜は残る。次に、Ｐドープａ
−Ｓｌ膜を１０００Ｘの厚さに堆積し、ダート電極１
４のエツジでの段切れを利用してデート電極１４に自己
整合されたソースおよびドレインのコンタクト電極１ｓ
Ｉ 、１５２に形成しくｃ）、不要な部分のＰドープａ
−８１膜をエツチング除去する（ｄ）。最後にＭｏ ／
Ａｔ膜を５０膜０２蒸着しこれ全ハターン形成してソ
ース・１”レインおよびダートの各取出し電極１６．〜
１６３を形成する（、）。
ストパターンを形成してフッ化アンモニウムにより酸化
シリコン膜１３をエツチング除去しソース・ドレイン領
域のａ −Ｓｔ膜１２を露出させる（ｂ）。この際、Ｃ
ｃ／Ａｕ膜はフッ化アンモニウムに対して侵されにくい
のでこの下の酸化シリコン膜は残る。次に、Ｐドープａ
−Ｓｌ膜を１０００Ｘの厚さに堆積し、ダート電極１
４のエツジでの段切れを利用してデート電極１４に自己
整合されたソースおよびドレインのコンタクト電極１ｓ
Ｉ 、１５２に形成しくｃ）、不要な部分のＰドープａ
−８１膜をエツチング除去する（ｄ）。最後にＭｏ ／
Ａｔ膜を５０膜０２蒸着しこれ全ハターン形成してソ
ース・１”レインおよびダートの各取出し電極１６．〜
１６３を形成する（、）。
本実施例によればソース・ドレイン電極とケ９−ト電極
間の重なυを零とすることができるため、これら電極間
の寄生容量を最少にし、ＴＰＴ回路の動作速度を著しく
向上することができる。
間の重なυを零とすることができるため、これら電極間
の寄生容量を最少にし、ＴＰＴ回路の動作速度を著しく
向上することができる。
また、ソース・ドレインのコンタクト電極は不純物添加
ａ −８１膜の段切れにより容易にダート電極に自己整
合させることができ、従ってＴＰＴ回路の素子の微細化
、高集積化を図ることができる。
ａ −８１膜の段切れにより容易にダート電極に自己整
合させることができ、従ってＴＰＴ回路の素子の微細化
、高集積化を図ることができる。
なお、本発明は上記実施例に限定されない。
例えば、ａ−８１膜１２に代って、Ｇｏ＋ＧｅｘＳ１１
−Ｘ。
−Ｘ。
Ｓ Ｉ ｚ Ｃ１〜Ｘ等の化合物であってもよく、更に
、高い比抵抗を有するＣｄ８ 、 Ｃｄ’ｓ 、 Ｚｎ
Ｓ 、 Ｚｎ５ｅ等の半導体膜や、Ｐｏｔｙ −Ｓｔ等
の多結晶膜でろってもよい。又、これらの半導体膜の形
成法は、ス・母ツタ、蒸着、熱分解法などいかなる方法
でもよい。又ｙ−ト電極は導電材料でｓす、かつゲート
絶縁膜を除去する際にマスクとして利用できるものであ
れば何でも良い。ｒ−ト絶縁膜もＳ ｔｏ２に限らず８
１３Ｎ４等でも良い。
、高い比抵抗を有するＣｄ８ 、 Ｃｄ’ｓ 、 Ｚｎ
Ｓ 、 Ｚｎ５ｅ等の半導体膜や、Ｐｏｔｙ −Ｓｔ等
の多結晶膜でろってもよい。又、これらの半導体膜の形
成法は、ス・母ツタ、蒸着、熱分解法などいかなる方法
でもよい。又ｙ−ト電極は導電材料でｓす、かつゲート
絶縁膜を除去する際にマスクとして利用できるものであ
れば何でも良い。ｒ−ト絶縁膜もＳ ｔｏ２に限らず８
１３Ｎ４等でも良い。
不純物ドープ龜−・８１膜の、ｆターニングはソース・
ドレインおよびケ０−トの取出し電極配線の前に限らず
、後に行なっても良い。またソースおよびドレインのコ
ンタクト電極材料として、不純物ドープミー８１膜の他
、金属膜など他の導体膜を用いることができる。更に、
素子を形成する＊ −８１膜には堆積後、素子領域にの
み残すように・母ターニングしてもよく、その場合には
最終構造は第４図（ｅ）に対して第５図のようになる。
ドレインおよびケ０−トの取出し電極配線の前に限らず
、後に行なっても良い。またソースおよびドレインのコ
ンタクト電極材料として、不純物ドープミー８１膜の他
、金属膜など他の導体膜を用いることができる。更に、
素子を形成する＊ −８１膜には堆積後、素子領域にの
み残すように・母ターニングしてもよく、その場合には
最終構造は第４図（ｅ）に対して第５図のようになる。
第１図〜第３図は従来構造のＴＰＴの断面図、第４図（
ａ）〜（ａ）は本発明の一実施例のＴＰＴの製造工程を
示す断面図、第５図は他の実施例による９− ＴＰＴの断面図である。 １１・・ガラス、１２・・・アンドープａ −Ｓｉ膜、
、１３・・酸化シリコン膜（絶縁膜）、１４・・・デー
ト電極（Ｃｒ／Ａｕ膜）、１５１．１５２−＝ソース・
ドレインコンタクト電極（Ｐドーｆ ａ −Ｓｉ膜）、
ｌＪ、１６Ｂ ・・取出し電極（Ｍｏ ／ Ａｔ膜）。 出願人代理人 弁理士 鈴 江 武 彦１０− 第４図 Ｉｆ２震 Ｉｆ！３１ｉ’Ｆ （Ｃ）
ａ）〜（ａ）は本発明の一実施例のＴＰＴの製造工程を
示す断面図、第５図は他の実施例による９− ＴＰＴの断面図である。 １１・・ガラス、１２・・・アンドープａ −Ｓｉ膜、
、１３・・酸化シリコン膜（絶縁膜）、１４・・・デー
ト電極（Ｃｒ／Ａｕ膜）、１５１．１５２−＝ソース・
ドレインコンタクト電極（Ｐドーｆ ａ −Ｓｉ膜）、
ｌＪ、１６Ｂ ・・取出し電極（Ｍｏ ／ Ａｔ膜）。 出願人代理人 弁理士 鈴 江 武 彦１０− 第４図 Ｉｆ２震 Ｉｆ！３１ｉ’Ｆ （Ｃ）
Claims (4)
- （１）絶縁性基板上に半導体膜を堆積する工程と、この
半導体膜の表面を絶縁膜でおおってその上にｙ−上電極
を形成する工程と、このｙ −上電極をマスクとして前
記絶縁膜をエツチングしてソースおよびドレイン領域の
半導体膜表面を露出させる工程と、この後前記ｒ−ト電
極のエツジで段切れを生じる厚さに導体膜を被着してソ
ースおよびドレインのコンタクト電極を形成する工程と
を備えたことを特徴とする薄膜電界効果トランジスタの
製造方法。 - （２）半導体膜が非晶質シリコンまたは多結晶シリコン
である特許請求の範囲第１項記載の薄膜電界効果トラン
ジスタの製造方法。 - （３）導体膜が不純物をドープした半導体膜または金属
膜である特許請求の範囲第１項記載の薄膜電界効果トラ
ンジスタの製造方法。 - （４）導体膜の厚さが絶縁膜のそれの１／２以下である
特許請求の範囲第１項記載の薄膜電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072419A JPS58190058A (ja) | 1982-04-28 | 1982-04-28 | 薄膜電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072419A JPS58190058A (ja) | 1982-04-28 | 1982-04-28 | 薄膜電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58190058A true JPS58190058A (ja) | 1983-11-05 |
Family
ID=13488740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072419A Pending JPS58190058A (ja) | 1982-04-28 | 1982-04-28 | 薄膜電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58190058A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61136272A (ja) * | 1984-12-07 | 1986-06-24 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| JPH01231375A (ja) * | 1988-03-11 | 1989-09-14 | Casio Comput Co Ltd | 薄膜トランジスタ |
| US4885258A (en) * | 1985-12-26 | 1989-12-05 | Canon Kabushiki Kaisha | Method for making a thin film transistor using a concentric inlet feeding system |
-
1982
- 1982-04-28 JP JP57072419A patent/JPS58190058A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61136272A (ja) * | 1984-12-07 | 1986-06-24 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
| US4885258A (en) * | 1985-12-26 | 1989-12-05 | Canon Kabushiki Kaisha | Method for making a thin film transistor using a concentric inlet feeding system |
| JPH01231375A (ja) * | 1988-03-11 | 1989-09-14 | Casio Comput Co Ltd | 薄膜トランジスタ |
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