JPS5819032A - 論理ゲ−ト回路 - Google Patents
論理ゲ−ト回路Info
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- JPS5819032A JPS5819032A JP56116623A JP11662381A JPS5819032A JP S5819032 A JPS5819032 A JP S5819032A JP 56116623 A JP56116623 A JP 56116623A JP 11662381 A JP11662381 A JP 11662381A JP S5819032 A JPS5819032 A JP S5819032A
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- 238000000605 extraction Methods 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 abstract description 3
- 229920006395 saturated elastomer Polymers 0.000 abstract description 2
- 239000000969 carrier Substances 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- FBOUIAKEJMZPQG-AWNIVKPZSA-N (1E)-1-(2,4-dichlorophenyl)-4,4-dimethyl-2-(1,2,4-triazol-1-yl)pent-1-en-3-ol Chemical compound C1=NC=NN1/C(C(O)C(C)(C)C)=C/C1=CC=C(Cl)C=C1Cl FBOUIAKEJMZPQG-AWNIVKPZSA-N 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本開明は論理ゲート回路と＜ＫＤＴＬ（ダイオード・ト
ランジスタロジック）またはＴＴＬ（）ランジスタ・ト
ランジスタロジック）を含む飽和型バイポーラ論理回路
に関するものである。
ランジスタロジック）またはＴＴＬ（）ランジスタ・ト
ランジスタロジック）を含む飽和型バイポーラ論理回路
に関するものである。
第１図は従来のＤＴＬの一代表例を示す回路図である。
１は入力端子、２は入力ショットキーバリアダイオード
、５は位相反転トランジスタ、１１はプルダウントラン
ジスタで抵抗９．１０と共にプルダウン回路を構成する
。１２は出力トランジスタ、１４はバッファトランジス
タ、１６は１１ルベル出力トランジスタでトランジスタ
１４とダーリントン接続されて出力バッファ回路を構成
する。１７は出力端子、１８は電源端子、３＋４−７ｙ
９ｔｌＯ＋１３および１５は抵抗、６はレベルシフトダ
イオードである。
、５は位相反転トランジスタ、１１はプルダウントラン
ジスタで抵抗９．１０と共にプルダウン回路を構成する
。１２は出力トランジスタ、１４はバッファトランジス
タ、１６は１１ルベル出力トランジスタでトランジスタ
１４とダーリントン接続されて出力バッファ回路を構成
する。１７は出力端子、１８は電源端子、３＋４−７ｙ
９ｔｌＯ＋１３および１５は抵抗、６はレベルシフトダ
イオードである。
このような１）ＴＬの動作は以下のようである。
入力端子１に正論理におけるＩ □ Ｉレベルが加えら
ｎると抵抗３を流詐る電流はダイ芽−ド２を通って入力
端子側へ流ｎるのでトランジスタ５にはベース屯流が供
給さｎずトランジスタ５は遮断状態、トランジスタ８は
抵抗４全通してベース電流が供給さ才するので導通状態
となり、出力トランジスタ１２’ｌｒｉ駆動するので出
力■。は”０ルベルとなる。このときトランジスタ１４
．１６は遮断状態となる。また入ブへｌ１ｌｉ子に１１
ルベルを加えるとトランジスタ５は抵抗３を、通してベ
ース’＋ｔＭｔが供給さするので導通状態となり、トラ
ンジスタ８はベース電位が低下しベース電流が供給さｎ
なくなり遮断状態となる。従ってトランジスタ１２も過
回状）川、トランジスタ１４．１６は導通状態となり出
力ｖ０ として１１ルベルが得らＩＬる。
ｎると抵抗３を流詐る電流はダイ芽−ド２を通って入力
端子側へ流ｎるのでトランジスタ５にはベース屯流が供
給さｎずトランジスタ５は遮断状態、トランジスタ８は
抵抗４全通してベース電流が供給さ才するので導通状態
となり、出力トランジスタ１２’ｌｒｉ駆動するので出
力■。は”０ルベルとなる。このときトランジスタ１４
．１６は遮断状態となる。また入ブへｌ１ｌｉ子に１１
ルベルを加えるとトランジスタ５は抵抗３を、通してベ
ース’＋ｔＭｔが供給さするので導通状態となり、トラ
ンジスタ８はベース電位が低下しベース電流が供給さｎ
なくなり遮断状態となる。従ってトランジスタ１２も過
回状）川、トランジスタ１４．１６は導通状態となり出
力ｖ０ として１１ルベルが得らＩＬる。
つぎにこのような従来の１１ ’１’ Ｌ回路において
入力端子１が′ＯＩレベルからｗｌ″レベルに変化しト
ランジスタ５が遮断状態から導通状態へトランジスタ８
が導通状態から遮断状態となり、出力トランジスタ１２
がターンオフする時の抵抗９ｔ１０及びトランジスタ１
１よりなるプルダウン回路の動作について述べる。この
過渡状態においてトランジスタ１１は遮断駆動トランジ
スタとじて動作し、出力トランジスタ１２のベース蓄積
キャリアを引ぎ出す間、電流はトランジスタ１１のベー
ス抵抗９に流扛続けるため、トランジスタ１１は導通状
態に保持さ７し出力トランジスタ１２からベース蓄積キ
ャリアを引出し続けて出力トランジスタ１２をオフさせ
る。この場合トランジスタ１１が導通状態に保持さｒし
るのは出力トランジスタ１２のベース蓄積キャリアによ
るベース駆動電流のみであるのでトランジスタ１１が出
力トランジスタ１２のベース蓄積キャリアを放電する能
力を著しく増大させることは難しく、またそのためには
プルダウントランジスタｌｌ’を非常に大きな構造とす
るか、抵抗９を低い値としなけｎばなら々い。
入力端子１が′ＯＩレベルからｗｌ″レベルに変化しト
ランジスタ５が遮断状態から導通状態へトランジスタ８
が導通状態から遮断状態となり、出力トランジスタ１２
がターンオフする時の抵抗９ｔ１０及びトランジスタ１
１よりなるプルダウン回路の動作について述べる。この
過渡状態においてトランジスタ１１は遮断駆動トランジ
スタとじて動作し、出力トランジスタ１２のベース蓄積
キャリアを引ぎ出す間、電流はトランジスタ１１のベー
ス抵抗９に流扛続けるため、トランジスタ１１は導通状
態に保持さ７し出力トランジスタ１２からベース蓄積キ
ャリアを引出し続けて出力トランジスタ１２をオフさせ
る。この場合トランジスタ１１が導通状態に保持さｒし
るのは出力トランジスタ１２のベース蓄積キャリアによ
るベース駆動電流のみであるのでトランジスタ１１が出
力トランジスタ１２のベース蓄積キャリアを放電する能
力を著しく増大させることは難しく、またそのためには
プルダウントランジスタｌｌ’を非常に大きな構造とす
るか、抵抗９を低い値としなけｎばなら々い。
トランジスタｌｌｉ大きな構造とすることは集積回路に
おける高警度化にとって不オリとなり、一方抵抗９の値
を小さくすることは入力にＩ □ Ｉレベルが加えら７
ｔ、出力Ｖ０ として１０”レベルが出ている状態に
おいてトランジスタ１１のベース駆動電流が増加するこ
ととなりトランジスタ１１全通して接地点へ流扛る電流
が著しく増加し回路の消費電流の増加をもたらす。
おける高警度化にとって不オリとなり、一方抵抗９の値
を小さくすることは入力にＩ □ Ｉレベルが加えら７
ｔ、出力Ｖ０ として１０”レベルが出ている状態に
おいてトランジスタ１１のベース駆動電流が増加するこ
ととなりトランジスタ１１全通して接地点へ流扛る電流
が著しく増加し回路の消費電流の増加をもたらす。
以上述べた如く第１図に示す従来のプルダウン回路は出
力トランジスタ１２のターンオフを高速にすることによ
る論理ゲート回路の伝達遅延時間の短縮化において多く
の欠点を有している。
力トランジスタ１２のターンオフを高速にすることによ
る論理ゲート回路の伝達遅延時間の短縮化において多く
の欠点を有している。
本発明はこのような事情に録みてなさ扛たもので藺単な
構成で伝達遅延時間の改善さｆした論理ゲート回路全提
供することを目的とする。
構成で伝達遅延時間の改善さｆした論理ゲート回路全提
供することを目的とする。
本発明によ１しはダイオードまｆｃはトランジスタから
なる入力ゲート回路とエミッタ接地の出力トランジスタ
との間に位相分割トランジスタラ挿入し、該位相分割ト
ランジスタと入力ゲート回路との間に位相反転トランジ
スタを挿入し、さらに前記位相分割トランジスタのコレ
クタと前記出力トランジスタのコレクタとの間に出力バ
ッファトランジスタを宮む出力バッファ回路を有する論
理ゲート回路において、前記出力トランジスタのベース
は、前６１位相反転トランジスタのエミッタからベース
駆動電流の供給をうけるトランジスタのコレクタに ダ
イオードを介して接続さ扛てなるベ５− 一ス蓄積キャリア引出し手段を具備していることを特徴
とする論理ゲート回路が得らｎる。
なる入力ゲート回路とエミッタ接地の出力トランジスタ
との間に位相分割トランジスタラ挿入し、該位相分割ト
ランジスタと入力ゲート回路との間に位相反転トランジ
スタを挿入し、さらに前記位相分割トランジスタのコレ
クタと前記出力トランジスタのコレクタとの間に出力バ
ッファトランジスタを宮む出力バッファ回路を有する論
理ゲート回路において、前記出力トランジスタのベース
は、前６１位相反転トランジスタのエミッタからベース
駆動電流の供給をうけるトランジスタのコレクタに ダ
イオードを介して接続さ扛てなるベ５− 一ス蓄積キャリア引出し手段を具備していることを特徴
とする論理ゲート回路が得らｎる。
次に実施例に従い１図面を用いて本発明の詳細な説明す
る。
る。
第２図は本発明の一実施例を示す回路図で、第１図に示
した従来回路と異なるところは、トランジスタ１１．及
び抵抗９ｙｌＯより成るプルダウン回路のかわりに出力
トランジスタ１２のベースにアノードが接続さｎたダイ
オード１９と、ダイオード１９のカンードにコレクタが
接続さｎ１ベースが位相反転トランジスタ５のエミッタ
に接続さ−ｎ、エミッタが接地さｆたトランジスタ２０
を挿入し、ダイオード６にかえて抵抗２１を挿入したこ
とである。
した従来回路と異なるところは、トランジスタ１１．及
び抵抗９ｙｌＯより成るプルダウン回路のかわりに出力
トランジスタ１２のベースにアノードが接続さｎたダイ
オード１９と、ダイオード１９のカンードにコレクタが
接続さｎ１ベースが位相反転トランジスタ５のエミッタ
に接続さ−ｎ、エミッタが接地さｆたトランジスタ２０
を挿入し、ダイオード６にかえて抵抗２１を挿入したこ
とである。
以下にこのような本発明ＤＴＬの動作について述べる。
入力端子１に正論理における１０ルベルが加えらｎると
抵抗３を流ｎる電流はダイオード２全通して入力端に流
ｎるのでトランジスタ５，２０は遮断状態、トランジス
タ８は抵抗４を通してベ６− −スミｂｉｔが供給さｆるので導通状態となり、トラン
ジスタ１２を駆動するので出力■。は”０°レベルとな
る。このときトランジスタ１４ν１６は遮断状！心とな
る。また入力端子１にＷ Ｉ Ｗレベルが加えらｎると
トランジスタ５は抵抗３全通してベース電流が供給さｆ
しるので導通状態となり、その結果トランジスタ８はベ
ース電位が低下しベース電流が供給さ扛なくなるので赳
断状態となる。
抵抗３を流ｎる電流はダイオード２全通して入力端に流
ｎるのでトランジスタ５，２０は遮断状態、トランジス
タ８は抵抗４を通してベ６− −スミｂｉｔが供給さｆるので導通状態となり、トラン
ジスタ１２を駆動するので出力■。は”０°レベルとな
る。このときトランジスタ１４ν１６は遮断状！心とな
る。また入力端子１にＷ Ｉ Ｗレベルが加えらｎると
トランジスタ５は抵抗３全通してベース電流が供給さｆ
しるので導通状態となり、その結果トランジスタ８はベ
ース電位が低下しベース電流が供給さ扛なくなるので赳
断状態となる。
またこの時トランジスタ２０はトランジスタ５かもベー
ス電流が供給さｎ導通状態となり、トランジスタ１２０
ベース蓄積キヤリアの引出し路となる。又、トランジス
タ１４．１６は導通状態となり出力Ｖ。として“１“レ
ベルが得らｎる。
ス電流が供給さｎ導通状態となり、トランジスタ１２０
ベース蓄積キヤリアの引出し路となる。又、トランジス
タ１４．１６は導通状態となり出力Ｖ。として“１“レ
ベルが得らｎる。
つぎに入力端子１０ ルベルからＩ １ ルベルに変化
し出力トランジスタ１２がターンオフする場合について
述べる。入力端子のすべてに電圧ＶＩをげＪ加してβる
とする。ｖｌ が低いうちはトランジスタ５Ｉ２０２
１４＋１６は遮断状態、トランジスタ８，１２は導通状
態にあり、出力Ｖ。は１０ルベルとなっている。■、が
次第に増加しトランジスタ５のベース電位がＶ□２段分
の電位（２■ＢＥ ）に達すると抵抗３を流しる電流は
トランジスタ５のベース駆動電流となりトランジスタ５
は導通状態となり、トランジスタ５のベース駆動電流と
抵抗４ｆｆ：通りトランジスタ５のコンフタに流ｎ込む
電流とがトランジスタ２０のベースを駆動しトランジス
タ２０も導通状態となる。またトランジスタ５が導通状
態になるとともにトランジスタ８はベース霊位が降下し
ベース１４．流が供給さｒしなくなり、速断状態となり
、従ってトランジスタ１２もベース電流が供給さｎｆ遮
断状悪となる。この時トランジスタ１２は飽４０状態の
時のベース蓄積キャリアが放′邂さｆるまで導通状態を
保ち続けるが、トランジスタ２０がトランジスタ５によ
り駆動さｎ導通状態に必るのでトランジスタ１２のベー
ス蓄積キャリアはダイオード１９全通してトランジスタ
２０のコレクタから接地点へ急速に放出さ才りるのでト
ランジスタ１２のターンオフ時間は大幅に改誉さｎる。
し出力トランジスタ１２がターンオフする場合について
述べる。入力端子のすべてに電圧ＶＩをげＪ加してβる
とする。ｖｌ が低いうちはトランジスタ５Ｉ２０２
１４＋１６は遮断状態、トランジスタ８，１２は導通状
態にあり、出力Ｖ。は１０ルベルとなっている。■、が
次第に増加しトランジスタ５のベース電位がＶ□２段分
の電位（２■ＢＥ ）に達すると抵抗３を流しる電流は
トランジスタ５のベース駆動電流となりトランジスタ５
は導通状態となり、トランジスタ５のベース駆動電流と
抵抗４ｆｆ：通りトランジスタ５のコンフタに流ｎ込む
電流とがトランジスタ２０のベースを駆動しトランジス
タ２０も導通状態となる。またトランジスタ５が導通状
態になるとともにトランジスタ８はベース霊位が降下し
ベース１４．流が供給さｒしなくなり、速断状態となり
、従ってトランジスタ１２もベース電流が供給さｎｆ遮
断状悪となる。この時トランジスタ１２は飽４０状態の
時のベース蓄積キャリアが放′邂さｆるまで導通状態を
保ち続けるが、トランジスタ２０がトランジスタ５によ
り駆動さｎ導通状態に必るのでトランジスタ１２のベー
ス蓄積キャリアはダイオード１９全通してトランジスタ
２０のコレクタから接地点へ急速に放出さ才りるのでト
ランジスタ１２のターンオフ時間は大幅に改誉さｎる。
つまり第１図に示したような元来のプルダウン回路は出
力トランジスタ１２がターンオフする場合にそのベース
蓄積キャリアを放電するトランジスタ１１を駆動するベ
ース電流がトランジスタ１２のベース蓄積キャリアによ
る′電流のみであるのに対し本発明によればトランジス
タ１２のベース蓄積キャリアを放電するトランジスタ２
０はトランジスタ５によって十分なベース駆動電流が供
給されるので従来のプルダウン回路に比較しより高速に
出力トランジスタ１２をターンオフさせることができる
。また従来のプルダウン回路は出力ｖ０ が”０ルベ
ルの時プルダウントランジスタ１１は導通状態にめりト
ランジスタ８を流ｎ＊ｍ流の一部がトランジスタ１１を
通して接地点へ流ｎるが１本発明によ扛ばトランジスタ
８を派ｌシた電流はすべてトランジスタ１２へ流ｊＬる
ので、従来回路に比較し消費電流を少くすることかでさ
る。
力トランジスタ１２がターンオフする場合にそのベース
蓄積キャリアを放電するトランジスタ１１を駆動するベ
ース電流がトランジスタ１２のベース蓄積キャリアによ
る′電流のみであるのに対し本発明によればトランジス
タ１２のベース蓄積キャリアを放電するトランジスタ２
０はトランジスタ５によって十分なベース駆動電流が供
給されるので従来のプルダウン回路に比較しより高速に
出力トランジスタ１２をターンオフさせることができる
。また従来のプルダウン回路は出力ｖ０ が”０ルベ
ルの時プルダウントランジスタ１１は導通状態にめりト
ランジスタ８を流ｎ＊ｍ流の一部がトランジスタ１１を
通して接地点へ流ｎるが１本発明によ扛ばトランジスタ
８を派ｌシた電流はすべてトランジスタ１２へ流ｊＬる
ので、従来回路に比較し消費電流を少くすることかでさ
る。
以上述べた如く本発明によ扛ば従来のトランジスタ・ト
ランジスタ・ロジックあるいはダイオード・トランジス
タ・ロジックに比較し素子数も同じで伝達Ｍ延時間が大
きく改善さｆＬ、消費電流も減少さ牡た論理ゲート回路
が得らｎる。
ランジスタ・ロジックあるいはダイオード・トランジス
タ・ロジックに比較し素子数も同じで伝達Ｍ延時間が大
きく改善さｆＬ、消費電流も減少さ牡た論理ゲート回路
が得らｎる。
第１図は従来のＪＪＴＬの代表例を示す回路図、第２図
は本発明論理ゲート回路の一実施例を示す回路図である
。 １・・・・・・入力端子部、２・・・・・・ショットキ
バリアダイオード、３Ｉ４１７Ｔ９Ｔ１０＋１３９１５
＋２１・−・・・・抵抗、５・・・・−・ショットキバ
リアダイオードクランプ付位相反転トランジスタ、６・
・−・・・レベルシフトダイオード、８・・・・・・シ
ョットキバリアダイオードクランプ付位相分割トランジ
スタ、１１°゛°パショットキバリアダイオードクラン
ブ付プルダウントランジスタ、１２・−・・・・ショッ
トキバリアダイオード付出力トランジスタ、１４・・−
・・・ショットキーバリアダイオードクランプ付出力バ
ッファトランジスタ、１６・・・・・−Ｗ １ ルベル
出力トランジスタ、１９・・・・・°ショットキバリア
ダイオード、２０・・・・・・ショットキバリアダイオ
ードクランプ付トランジスタ、１８・・−・・・電源端
子、１７・・−・・・出力端子。
は本発明論理ゲート回路の一実施例を示す回路図である
。 １・・・・・・入力端子部、２・・・・・・ショットキ
バリアダイオード、３Ｉ４１７Ｔ９Ｔ１０＋１３９１５
＋２１・−・・・・抵抗、５・・・・−・ショットキバ
リアダイオードクランプ付位相反転トランジスタ、６・
・−・・・レベルシフトダイオード、８・・・・・・シ
ョットキバリアダイオードクランプ付位相分割トランジ
スタ、１１°゛°パショットキバリアダイオードクラン
ブ付プルダウントランジスタ、１２・−・・・・ショッ
トキバリアダイオード付出力トランジスタ、１４・・−
・・・ショットキーバリアダイオードクランプ付出力バ
ッファトランジスタ、１６・・・・・−Ｗ １ ルベル
出力トランジスタ、１９・・・・・°ショットキバリア
ダイオード、２０・・・・・・ショットキバリアダイオ
ードクランプ付トランジスタ、１８・・−・・・電源端
子、１７・・−・・・出力端子。
Claims (1)
- ダイオードまたはトランジスタからなる入力ゲート回路
とエミッタ接地の出力トランジスタとの間に位相分割ト
ランジスタを挿入し、該位相分割トランジスタと入力ゲ
ート回路との間に位相反転トランジスタを挿入し、さら
に前記位相分割トランジスタのコレクタと前記出力トラ
ンジスタのコレクタとの間に出力バッファトランジスタ
を含む出力バッファ回路を有する論理ゲート回路におい
て、前記出力トランジスタのベースは、前記位相反転ト
ランジスタのエミッタからベース駆動電流の供給をうけ
るトランジスタのコレクタに ダイオードを介して接続
さ扛てなるベース蓄積キャリア引出し手段を具備してい
ることを特徴とする論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116623A JPS5819032A (ja) | 1981-07-24 | 1981-07-24 | 論理ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116623A JPS5819032A (ja) | 1981-07-24 | 1981-07-24 | 論理ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5819032A true JPS5819032A (ja) | 1983-02-03 |
Family
ID=14691767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56116623A Pending JPS5819032A (ja) | 1981-07-24 | 1981-07-24 | 論理ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819032A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4585953A (en) * | 1983-07-20 | 1986-04-29 | International Business Machines Corporation | Low power off-chip driver circuit |
| US4593210A (en) * | 1983-08-01 | 1986-06-03 | Signetics Corporation | Switching circuit with active pull-off |
| US4777391A (en) * | 1987-07-17 | 1988-10-11 | Signetics Corporation | Bipolar multiplexer having a select buffer circuit with a charging and discharging circuit |
| US4841173A (en) * | 1986-08-07 | 1989-06-20 | Mitsubishi Denki Kabushiki Kaisha | Bipolar logic circuit |
| US4912344A (en) * | 1983-03-16 | 1990-03-27 | Fairchild Camera And Instrument Corporation | TTL output stage having auxiliary drive to pull-down transistor |
-
1981
- 1981-07-24 JP JP56116623A patent/JPS5819032A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912344A (en) * | 1983-03-16 | 1990-03-27 | Fairchild Camera And Instrument Corporation | TTL output stage having auxiliary drive to pull-down transistor |
| US4585953A (en) * | 1983-07-20 | 1986-04-29 | International Business Machines Corporation | Low power off-chip driver circuit |
| US4593210A (en) * | 1983-08-01 | 1986-06-03 | Signetics Corporation | Switching circuit with active pull-off |
| US4841173A (en) * | 1986-08-07 | 1989-06-20 | Mitsubishi Denki Kabushiki Kaisha | Bipolar logic circuit |
| US4777391A (en) * | 1987-07-17 | 1988-10-11 | Signetics Corporation | Bipolar multiplexer having a select buffer circuit with a charging and discharging circuit |
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