JPS6120426A - 論理ゲ−ト回路 - Google Patents
論理ゲ−ト回路Info
- Publication number
- JPS6120426A JPS6120426A JP59140536A JP14053684A JPS6120426A JP S6120426 A JPS6120426 A JP S6120426A JP 59140536 A JP59140536 A JP 59140536A JP 14053684 A JP14053684 A JP 14053684A JP S6120426 A JPS6120426 A JP S6120426A
- Authority
- JP
- Japan
- Prior art keywords
- base
- potential
- npn transistor
- npn
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は論理ゲート回路に係り、特に、電界効果トラン
ジスタとバイポーラトランジスタを組合せた論理回路に
関する。
ジスタとバイポーラトランジスタを組合せた論理回路に
関する。
電界効果トランジスタとバイポーラトランジスタを組合
せた論理ゲート回路には、例えば、第２図に示す二入力
ＮＯＲゲート回路が公知である。
せた論理ゲート回路には、例えば、第２図に示す二入力
ＮＯＲゲート回路が公知である。
この回路はＰＭＯ３１１と１２、ＮＭＯ８２１と２２で
二入力ＮＯＨの論理動作を行ない、ＮＰＮトランジスタ
、３１と３２で出力の高負荷を高速に駆動できるように
したものである。この回路ではＮＰＮ３１と３２は前段
のＭＯ８論理により相補動作を行なうが、それぞれがオ
ンからオフにスイッチするとき、図示のように夫々のベ
ース端子に形成される寄与容ＭＣ５Ｉ、Ｃ１ｌ、に蓄積
された電荷の放電パスが無いため、ＮＰＮ３１と３２が
オフにスイッチする時間が長くなる。このため、ＮＰＮ
３１と３２がともにオンになっている状態が長く続き、
スイッチング時間が遅くなるだけでなく、消費電力も大
きくなる。
二入力ＮＯＨの論理動作を行ない、ＮＰＮトランジスタ
、３１と３２で出力の高負荷を高速に駆動できるように
したものである。この回路ではＮＰＮ３１と３２は前段
のＭＯ８論理により相補動作を行なうが、それぞれがオ
ンからオフにスイッチするとき、図示のように夫々のベ
ース端子に形成される寄与容ＭＣ５Ｉ、Ｃ１ｌ、に蓄積
された電荷の放電パスが無いため、ＮＰＮ３１と３２が
オフにスイッチする時間が長くなる。このため、ＮＰＮ
３１と３２がともにオンになっている状態が長く続き、
スイッチング時間が遅くなるだけでなく、消費電力も大
きくなる。
これらの問題を解決するものとして、発明者等は先に特
願昭５７−１１９８１５号として、第３図に示す論理回
路を提案している。この回路は二入力ＮＯＲ回路の例で
あるが、第３図で、ＮＰＮ３１とＮＰＮ３２がオフにス
イッチするとき、ベース領域の寄生容量に蓄積された電
荷を放電させる手段としてＮＰＮ３１とＮＰＮ３２の夫
々のベースとエミッタ間に設けられる抵抗４１．４２と
、相補動作を行なうＰＭＯＳＩＩ、１２とＮＭＯ８２１
，２２と組合わせることにより、入力に応じていずれか
一方のＮＰＮが動作し、他方のＮＰＮはベース電荷の放
電が速やかに行なわれ、オフになる。従って、スイッチ
ングの過渡期のごく短い時間以外は余分な電源電流が流
れないというＣＭＯ３の特徴がそのまま維持され、出力
はバイポーラトランジスタによって高負荷駆動能力を備
え、負荷によらず高速動作を実現できる。
願昭５７−１１９８１５号として、第３図に示す論理回
路を提案している。この回路は二入力ＮＯＲ回路の例で
あるが、第３図で、ＮＰＮ３１とＮＰＮ３２がオフにス
イッチするとき、ベース領域の寄生容量に蓄積された電
荷を放電させる手段としてＮＰＮ３１とＮＰＮ３２の夫
々のベースとエミッタ間に設けられる抵抗４１．４２と
、相補動作を行なうＰＭＯＳＩＩ、１２とＮＭＯ８２１
，２２と組合わせることにより、入力に応じていずれか
一方のＮＰＮが動作し、他方のＮＰＮはベース電荷の放
電が速やかに行なわれ、オフになる。従って、スイッチ
ングの過渡期のごく短い時間以外は余分な電源電流が流
れないというＣＭＯ３の特徴がそのまま維持され、出力
はバイポーラトランジスタによって高負荷駆動能力を備
え、負荷によらず高速動作を実現できる。
しかし、第３図の回路では次のように問題がある。すな
わち、ＮＰＮ３ ｉがオフとなり、ＮＰＮ３２がオンと
なって出力が高レベルから低レベルにスイッチするとき
、ＮＰＮ３１のベース領域の蓄積電荷は抵抗４１を通し
て放電されるため、抵抗４１が小さいほど放電は速やか
に行なわれる。
わち、ＮＰＮ３ ｉがオフとなり、ＮＰＮ３２がオンと
なって出力が高レベルから低レベルにスイッチするとき
、ＮＰＮ３１のベース領域の蓄積電荷は抵抗４１を通し
て放電されるため、抵抗４１が小さいほど放電は速やか
に行なわれる。
一方、ＮＰＮ３１がＯＮ、ＮＰＮ３２がオフになり、出
力が低レベルから高レベルにスイッチするとき、ＰＭＯ
ＳＩＩ、１．２を流れる電流はＮＰＮ３１のベースに流
れ、抵抗４１にも分流する。従って、この場合、抵抗４
１が大きいほどＮＰＮ３１のターンオンは速くなる。従
って、ＮＰＮ３１のターン・オンとターン・オフ特性を
両立させるには、ターン・オフを速めるために抵抗４１
を小さくしておき、ターン・オンの時は、抵抗４１に分
流する電流を見込んで、ＰＭＯＳＩＩ、１２から大きな
電流を供給してやらなければならない。このため、ＰＭ
ＯＳＩＩ、１２のサイズが大きくなり、消費電力が増大
する欠点がある。
力が低レベルから高レベルにスイッチするとき、ＰＭＯ
ＳＩＩ、１．２を流れる電流はＮＰＮ３１のベースに流
れ、抵抗４１にも分流する。従って、この場合、抵抗４
１が大きいほどＮＰＮ３１のターンオンは速くなる。従
って、ＮＰＮ３１のターン・オンとターン・オフ特性を
両立させるには、ターン・オフを速めるために抵抗４１
を小さくしておき、ターン・オンの時は、抵抗４１に分
流する電流を見込んで、ＰＭＯＳＩＩ、１２から大きな
電流を供給してやらなければならない。このため、ＰＭ
ＯＳＩＩ、１２のサイズが大きくなり、消費電力が増大
する欠点がある。
本発明の目的は、電界効トランジスタおよびバイポーラ
トランジスタからなる高速、低消費電力の論理ゲート回
路を提供するにある。
トランジスタからなる高速、低消費電力の論理ゲート回
路を提供するにある。
本発明の論理ゲート回路の特徴は、コレクタが第一の電
位に、エミッタが出力にそれぞれ接続された第一のＮＰ
Ｎトランジスタと、コレクタが出力に、エミッタが第二
の電位に接続された第二のＮＰＮ）−ランジスタと、第
一の電位と第−ＮＰＮのベース間に夫々のソースとドレ
インが直列、または、並列接続され、ゲートが夫々異な
る入力に接続されたＰ型電界効果トランジスタと、第二
のＮＰＮトランジスタのコレクタとベース間に並列、ま
たは、直列接続され、ゲートが夫々異なる入力に接続さ
れたＮ型電界効果トランジスタからなる論理ゲート回路
において、第一のＮＰＮ）−ランジスタのベースと出力
端子の間に蓄積電荷の放電バスとしてＰ型電界効果トラ
ンジスタを設けたことにある。
位に、エミッタが出力にそれぞれ接続された第一のＮＰ
Ｎトランジスタと、コレクタが出力に、エミッタが第二
の電位に接続された第二のＮＰＮ）−ランジスタと、第
一の電位と第−ＮＰＮのベース間に夫々のソースとドレ
インが直列、または、並列接続され、ゲートが夫々異な
る入力に接続されたＰ型電界効果トランジスタと、第二
のＮＰＮトランジスタのコレクタとベース間に並列、ま
たは、直列接続され、ゲートが夫々異なる入力に接続さ
れたＮ型電界効果トランジスタからなる論理ゲート回路
において、第一のＮＰＮ）−ランジスタのベースと出力
端子の間に蓄積電荷の放電バスとしてＰ型電界効果トラ
ンジスタを設けたことにある。
第１図は本発明による二入力ＮＯＲゲートの実施例を示
す。図において１１．１２はＰＭＯ３でＰＭＯＳＩＩの
ソースは第一の電位子Ｖに接続され、ドレインはＰＭＯ
８１２のソースと接続され、ゲートは第一の入力Ａに接
続されている。ＰＭＯ５１２のソースはＰＭＯ８１１の
ドレインに接続され、ドレインは第一のＮＰＮ３１のベ
ースに接続され、ゲートは第二の入力Ｂに接続されてい
る。２１と２２はＮＭＯ３で夫々のドレインは出力に共
通接続され、夫々のソースは第二のＮＰＮのベースに共
通接続され、夫々のゲートは、第一の入力Ａと第二の入
力Ｂに接続される。また、第一のＮＰＮのコレクタは第
一の電位に、エミッタは出力に、ベースはＰＭＯ８ｌ
２のドレインに接続され、第二のＮＰＮのコレクタは出
力に、エミッタは第二の電位（接地）に、ベースはＮＭ
Ｏ３２１，２１のドレインに接続され、抵抗４２は第二
のＮＰＮのベースと第二の電位間に接続される。
す。図において１１．１２はＰＭＯ３でＰＭＯＳＩＩの
ソースは第一の電位子Ｖに接続され、ドレインはＰＭＯ
８１２のソースと接続され、ゲートは第一の入力Ａに接
続されている。ＰＭＯ５１２のソースはＰＭＯ８１１の
ドレインに接続され、ドレインは第一のＮＰＮ３１のベ
ースに接続され、ゲートは第二の入力Ｂに接続されてい
る。２１と２２はＮＭＯ３で夫々のドレインは出力に共
通接続され、夫々のソースは第二のＮＰＮのベースに共
通接続され、夫々のゲートは、第一の入力Ａと第二の入
力Ｂに接続される。また、第一のＮＰＮのコレクタは第
一の電位に、エミッタは出力に、ベースはＰＭＯ８ｌ
２のドレインに接続され、第二のＮＰＮのコレクタは出
力に、エミッタは第二の電位（接地）に、ベースはＮＭ
Ｏ３２１，２１のドレインに接続され、抵抗４２は第二
のＮＰＮのベースと第二の電位間に接続される。
さらに、ＰＭＯ３５１のソースは第一のＮＰＮのベース
に、ドレインは出力に、ゲートは第二の電位にそれぞれ
接続される。
に、ドレインは出力に、ゲートは第二の電位にそれぞれ
接続される。
このように構成された本発明の回路動作は次のとおりで
ある。
ある。
いま、入力Ａ、Ｂが共に高レベルから低レベルにスイッ
チした場合、ＮＭＯ３２１，２２でオフとなり、ＮＰＮ
３２もオフとなる。一方、ＰＭＯＳｌ１．１２が共にオ
ンになり、電源子ＶからＮＰＮ３１にベース電流を供給
し、ＮＰＮ３］をオンさせ、出力を低レベルから高レベ
ルにスイッチする。
チした場合、ＮＭＯ３２１，２２でオフとなり、ＮＰＮ
３２もオフとなる。一方、ＰＭＯＳｌ１．１２が共にオ
ンになり、電源子ＶからＮＰＮ３１にベース電流を供給
し、ＮＰＮ３］をオンさせ、出力を低レベルから高レベ
ルにスイッチする。
この立上りの初期の過程ではＰＭＯ８５１のソースとゲ
ート間のバイアスはほぼ零の状態になっている。従って
、ＮＰＮ３１のベース電位がＰＭＯ５５］のスレッショ
ールド電圧以下のとき、ＰＭＯ８５］はオフのままであ
り、ＰＭＯＳｌ、］、１２を流れる電流はすべて、ＮＰ
Ｎ３］のベース領域の充電に使われ、ＮＰＮ３１を急速
にターン・オンさせる。
ート間のバイアスはほぼ零の状態になっている。従って
、ＮＰＮ３１のベース電位がＰＭＯ５５］のスレッショ
ールド電圧以下のとき、ＰＭＯ８５］はオフのままであ
り、ＰＭＯＳｌ、］、１２を流れる電流はすべて、ＮＰ
Ｎ３］のベース領域の充電に使われ、ＮＰＮ３１を急速
にターン・オンさせる。
次に入力Ａ、Ｂの少なくとも一つが高レベルから低レベ
ルにスイッチした場合、ＰＭＯ８ＩＩ。
ルにスイッチした場合、ＰＭＯ８ＩＩ。
１２の少くとも一つがオフするため、ＮＰＮ３ ］もオ
フとなる。一方、ＮＭＯ３２１，２２の少くとも一つが
オンするため、出力からＮＭＯ８２］。
フとなる。一方、ＮＭＯ３２１，２２の少くとも一つが
オンするため、出力からＮＭＯ８２］。
２２の少くても一つを通して第二のＮＰＮのベースに電
流が流れてＮＰＮ３２をオンするため、出力は高レベル
から低レベルにスイッチする。この立下りの初期の過程
ではＰＭＯ８のソースは高電位であるため、ＰＭＯ３５
１のソースとゲート電圧のバイアスは電源電圧とほぼ同
じ大きさであるため、ＰＭＯ５５１を流れる電流は大き
くなり、ＮＰＮ３１のベース領域の蓄積電荷の放電が速
くなり、ＮＰＮ３１を急速にターン・オフさせる。
流が流れてＮＰＮ３２をオンするため、出力は高レベル
から低レベルにスイッチする。この立下りの初期の過程
ではＰＭＯ８のソースは高電位であるため、ＰＭＯ３５
１のソースとゲート電圧のバイアスは電源電圧とほぼ同
じ大きさであるため、ＰＭＯ５５１を流れる電流は大き
くなり、ＮＰＮ３１のベース領域の蓄積電荷の放電が速
くなり、ＮＰＮ３１を急速にターン・オフさせる。
本発明によれば、電界効果トランジスタおよびバイポー
ラトランジスタからなる高速で低消費電力の論理ゲート
回路が得られる。
ラトランジスタからなる高速で低消費電力の論理ゲート
回路が得られる。
第１図は本発明の一実施例の二入力ＮＯＲ回路図、第２
図、第３図は従来の二入力ＮＯＲ回路図である。 １．１．１３・・・ＰＭＯＳトランジスタ、２１．２２
・・・ＮＭｏ５トランジスタ、３１．３２・・・ＮＰＮ
トランジスタ、４１．４２・・・抵抗、５１・・・ＰＭ
Ｏ８第 １ 図
図、第３図は従来の二入力ＮＯＲ回路図である。 １．１．１３・・・ＰＭＯＳトランジスタ、２１．２２
・・・ＮＭｏ５トランジスタ、３１．３２・・・ＮＰＮ
トランジスタ、４１．４２・・・抵抗、５１・・・ＰＭ
Ｏ８第 １ 図
Claims (1)
- 【特許請求の範囲】 １、コレクタが第一の電位に、エミッタが出力にそれぞ
れ接続された第一のＮＰＮトランジスタと、コレクタが
前記出力に、エミッタが第二の電位にそれぞれ接続され
た第二のＮＰＮトランジスタと、入力と、各ゲートがそ
れぞれ異なる前記入力に、各ソース及びドレインが第一
の電位と前記第一のＮＰＮトランジスタのベース間に並
列接続されるＰ型電界効果トランジスタと、各ゲートが
それぞれ異なる前記入力に、各ドレイン及びソースが前
記第二のＮＰＮトランジスタの前記コレクタとベース間
に直列接続されたＮ型電界効果トランジスタからなる論
理ゲート回路において、 ソースが前記第一のＮＰＮトランジスタのベースに接続
され、ドレインが出力端子に接続され、ゲートが前記第
二の電位に接続されたＰ型電界効果トランジスタを設け
たことを特徴とする論理ゲート回路。 ２、コレクタが第一の電位に、エミッタが出力にそれぞ
れ接続された第一のＮＰＮトランジスタと、コレクタが
前記出力に、エミッタが第二の電位にそれぞれ接続され
た第二のＮＰＮトランジスタと、入力と、各ゲートがそ
れぞれ異なる前記入力に、各ソース及び各ドレインが第
一の電位と前記第一のＮＰＮトランジスタのベース間に
直列接続されるＰ型電界効果トランジスタと、各ゲート
がそれぞれ異なる前記入力に、各ドレイン及び各ソース
が前記第二のＮＰＮトランジスタのコレクタとベース間
に並列接続されるＮ型電界効果トランジスタからなる論
理ゲート回路において、 ソースが前記第一のＮＰＮトランジスタの前記ベースに
接続され、ドレインが出力端子に接続され、ゲートが前
記第二の電位に接続されたＰ型電界効果トランジスタを
設けた事を特徴とする論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140536A JPH0622326B2 (ja) | 1984-07-09 | 1984-07-09 | 論理ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59140536A JPH0622326B2 (ja) | 1984-07-09 | 1984-07-09 | 論理ゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6120426A true JPS6120426A (ja) | 1986-01-29 |
| JPH0622326B2 JPH0622326B2 (ja) | 1994-03-23 |
Family
ID=15270950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59140536A Expired - Lifetime JPH0622326B2 (ja) | 1984-07-09 | 1984-07-09 | 論理ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622326B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779014A (en) * | 1986-09-26 | 1988-10-18 | Kabushiki Kaisha Toshiba | BiCMOS logic circuit with additional drive to the pull-down bipolar output transistor |
| US4977337A (en) * | 1989-06-13 | 1990-12-11 | Mitsubishi Denki Kabushiki Kaisha | Bi-CMOS logic circuit |
| CN113472343A (zh) * | 2021-07-14 | 2021-10-01 | 山东大学 | 一种逻辑门的构建方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979641A (ja) * | 1982-10-29 | 1984-05-08 | Hitachi Ltd | 半導体集積回路装置 |
-
1984
- 1984-07-09 JP JP59140536A patent/JPH0622326B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979641A (ja) * | 1982-10-29 | 1984-05-08 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4779014A (en) * | 1986-09-26 | 1988-10-18 | Kabushiki Kaisha Toshiba | BiCMOS logic circuit with additional drive to the pull-down bipolar output transistor |
| US4977337A (en) * | 1989-06-13 | 1990-12-11 | Mitsubishi Denki Kabushiki Kaisha | Bi-CMOS logic circuit |
| CN113472343A (zh) * | 2021-07-14 | 2021-10-01 | 山东大学 | 一种逻辑门的构建方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0622326B2 (ja) | 1994-03-23 |
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