JPS5844821A - 論理ゲ−ト回路 - Google Patents
論理ゲ−ト回路Info
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- JPS5844821A JPS5844821A JP14324381A JP14324381A JPS5844821A JP S5844821 A JPS5844821 A JP S5844821A JP 14324381 A JP14324381 A JP 14324381A JP 14324381 A JP14324381 A JP 14324381A JP S5844821 A JPS5844821 A JP S5844821A
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- JP
- Japan
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- transistor
- output
- phase
- base
- gate circuit
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- Pending
Links
- 238000007599 discharging Methods 0.000 claims abstract description 15
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000007704 transition Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は論理ゲート回路、とくにＴＴＬ （）ランジス
タ・トランジスタ・ロジック）またはＤＴＬ （ダイオ
ード・トランジスタ９０ジ、り）を含む飽和型バイポー
ラ論理回路に関する。
タ・トランジスタ・ロジック）またはＤＴＬ （ダイオ
ード・トランジスタ９０ジ、り）を含む飽和型バイポー
ラ論理回路に関する。
第１図は従来のＴＴＬの実施例を示す回路接続図である
。１１は入力端子、２１は入力ゲートトランジスタ、２
，２は位相反転トランジスタ、３１はＰＮダイオード、
２３はレベルシフトトランジスタ、２４は位相分割トラ
ンジスタ、２７は出力トランジスタ、２５は出力バッフ
ァトランジスタ、２６は′ＩＩレベル出力トランジスタ
でトランジスタ２５とダーリントン接続されて出力バッ
ファ回路を構成する。。
。１１は入力端子、２１は入力ゲートトランジスタ、２
，２は位相反転トランジスタ、３１はＰＮダイオード、
２３はレベルシフトトランジスタ、２４は位相分割トラ
ンジスタ、２７は出力トランジスタ、２５は出力バッフ
ァトランジスタ、２６は′ＩＩレベル出力トランジスタ
でトランジスタ２５とダーリントン接続されて出力バッ
ファ回路を構成する。。
３１．３２．３４はＰＮダイオード、３３はＳ、、ＢＤ
（シロットキ・バリア・ダイオード） 、ｌ、２，３，
４，５゜６、７．８．９および、１０ゆ抵抗である。１
２は出力端子、ｖＣＣおよびＧＮＤは電源端子である。
（シロットキ・バリア・ダイオード） 、ｌ、２，３，
４，５゜６、７．８．９および、１０ゆ抵抗である。１
２は出力端子、ｖＣＣおよびＧＮＤは電源端子である。
２８はレベルシフトトランジスタ、２９は放電用トラン
ジスタでレベルシフトトランジスタ２８゜ダイオード３
２．３３，３４．抵抗７，８，９．１０で放電回路を構
成している。
ジスタでレベルシフトトランジスタ２８゜ダイオード３
２．３３，３４．抵抗７，８，９．１０で放電回路を構
成している。
の電流は位相反転トランジスタ２２のベースに流れ、位
相反転トランジスタ２２は導通状態に々す、ダイオード
３１の順方向電圧、ＶＣＥはトランジスタ２２のコレク
タφエミッタ間電圧瑣で下がる。
相反転トランジスタ２２は導通状態に々す、ダイオード
３１の順方向電圧、ＶＣＥはトランジスタ２２のコレク
タφエミッタ間電圧瑣で下がる。
この時レベルシフトトランジスタ２３および位相分割ト
ランジスタ２４は遮断状態へと移行する。
ランジスタ２４は遮断状態へと移行する。
レベルシフトトランジスタ２３が遮断状態となると抵抗
３全通してレベルシフトトランジスタ２８のベースに電
流が流れレベルシフトトランジスタ２８は導通状態とな
シダイオード２３，３３．３４に電流が流かれ、放電用
トランジスタ２９が導通状態となり、この時出力トラン
ジスタ２７のベース蓄積電荷は、放電用トランジスタ２
９及び抵抗８全通して流れ出力トランジスタ２７は遮断
状態となる。
３全通してレベルシフトトランジスタ２８のベースに電
流が流れレベルシフトトランジスタ２８は導通状態とな
シダイオード２３，３３．３４に電流が流かれ、放電用
トランジスタ２９が導通状態となり、この時出力トラン
ジスタ２７のベース蓄積電荷は、放電用トランジスタ２
９及び抵抗８全通して流れ出力トランジスタ２７は遮断
状態となる。
一方位相分割トランジスタ２４のベース蓄積電荷は抵抗
７を通して流れ出力トランジスタ２７と同様に遮断状態
へと移行する。従って抵抗４によって位相分割トランジ
スタ２４のコレクタは電源電圧Ｖｃｃｔで上昇する。こ
の時オフバッファ回路のトランジスタ２５．２６が導通
状態となり出力端子に付く負荷を駆動して上昇する。従
って出力端子の電位は高しベｋ （ＶＣＣ２ＶＢＥ”３
．５Ｖ：ただし、ＶＢ！ｉはトランジスタ２５．２６の
ベース・エミッタ間順方向電圧）となシ正論理におりて
加されると抵抗１の電流は入力ゲートトランジスタ２１
のエミッタを通して入力端子１１に流れ位相反転トラン
ジスタ２２は遮断状態となる。
７を通して流れ出力トランジスタ２７と同様に遮断状態
へと移行する。従って抵抗４によって位相分割トランジ
スタ２４のコレクタは電源電圧Ｖｃｃｔで上昇する。こ
の時オフバッファ回路のトランジスタ２５．２６が導通
状態となり出力端子に付く負荷を駆動して上昇する。従
って出力端子の電位は高しベｋ （ＶＣＣ２ＶＢＥ”３
．５Ｖ：ただし、ＶＢ！ｉはトランジスタ２５．２６の
ベース・エミッタ間順方向電圧）となシ正論理におりて
加されると抵抗１の電流は入力ゲートトランジスタ２１
のエミッタを通して入力端子１１に流れ位相反転トラン
ジスタ２２は遮断状態となる。
従ってレベルシフトトランレフ２２３１位相分割トラン
ジスタ２４および出力トランジスタ２７は導通状態とな
り一方レベルシフトトランジスタ２８゜放電トランジス
タ２９およびオフバッファ回路のトランジスタ２５．２
６は遮断状態となり出力端子には低レベル（約０．５Ｖ
以下）が現われ正論理において１０＃となる。
ジスタ２４および出力トランジスタ２７は導通状態とな
り一方レベルシフトトランジスタ２８゜放電トランジス
タ２９およびオフバッファ回路のトランジスタ２５．２
６は遮断状態となり出力端子には低レベル（約０．５Ｖ
以下）が現われ正論理において１０＃となる。
いわゆる同相動作である。
このような論理ゲート回路に要求され石性能は低消費電
力でかつ高速動作である。％に大きな負荷を駆動する場
合に使用されることが多く、出力トランジスタ２７の駆
動電流も大きくなっており、従ってベース蓄積電荷を早
く放出するための放電回路の動作は従来回路の性能を大
きく左右している。□ 入力が高レベルから低レベルとなってから出力が高レベ
ルから低レベルとなる伝播遅延時間は位相反転トランジ
スタ２２が電断状態とガってレベルシフトトランジスタ
２３が導通状態となり、次に位相分割トランジスタ２４
が導通状態とな如出力トランジスタが導通状態へと移行
するとき放電用トランジスタ２９の遮断状態への移行が
遅れると ５− 出力トランジスタ２７へのベース電流が放電用トランジ
スタ２９に流れてしまい、放電用トランジスタ２９が遮
断状態になるまで出力トランジスタは導通状態へ移行出
来ず、ひいては出力電圧が高レベルから低レベルへ移行
する伝播遅延時間が犬きくなるという欠点を有している
。
力でかつ高速動作である。％に大きな負荷を駆動する場
合に使用されることが多く、出力トランジスタ２７の駆
動電流も大きくなっており、従ってベース蓄積電荷を早
く放出するための放電回路の動作は従来回路の性能を大
きく左右している。□ 入力が高レベルから低レベルとなってから出力が高レベ
ルから低レベルとなる伝播遅延時間は位相反転トランジ
スタ２２が電断状態とガってレベルシフトトランジスタ
２３が導通状態となり、次に位相分割トランジスタ２４
が導通状態とな如出力トランジスタが導通状態へと移行
するとき放電用トランジスタ２９の遮断状態への移行が
遅れると ５− 出力トランジスタ２７へのベース電流が放電用トランジ
スタ２９に流れてしまい、放電用トランジスタ２９が遮
断状態になるまで出力トランジスタは導通状態へ移行出
来ず、ひいては出力電圧が高レベルから低レベルへ移行
する伝播遅延時間が犬きくなるという欠点を有している
。
一方、出力が低レベルから高レベルへ移行する伝播遅延
時間では放電用トランジスタ２９が極力早く導通状態と
なりｍ力トランジスタ２７のベース蓄積電荷を吸収しな
ければいけない。位相反転トランジスタ２２が導通状態
となシ次にレベルシフトトランジスタ２３が遮断状態と
移行していく時、抵抗３によ如レベルシフトトランジス
タ２８が導通状態となり次に放電用トランジスタ２９が
導通状態へと移行するが、この間の時間を早めるために
抵抗３および９を小さくして消費電力を太きくし放電用
トランジスタ２９の導通状態を早くせざるを得ない。
時間では放電用トランジスタ２９が極力早く導通状態と
なりｍ力トランジスタ２７のベース蓄積電荷を吸収しな
ければいけない。位相反転トランジスタ２２が導通状態
となシ次にレベルシフトトランジスタ２３が遮断状態と
移行していく時、抵抗３によ如レベルシフトトランジス
タ２８が導通状態となり次に放電用トランジスタ２９が
導通状態へと移行するが、この間の時間を早めるために
抵抗３および９を小さくして消費電力を太きくし放電用
トランジスタ２９の導通状態を早くせざるを得ない。
レベルシフトトランジスタ２３のコレクタからレベルシ
フトトランジスタ２８を介して放電用トラ−６＝ ンジスタ２９を駆動する限υ、放電用トランジスタ２９
の導通、速断動作は遅くなる。
フトトランジスタ２８を介して放電用トラ−６＝ ンジスタ２９を駆動する限υ、放電用トランジスタ２９
の導通、速断動作は遅くなる。
本発明はこのような事情に鑑みてなされたもので、簡単
な構成で伝播遅延時間の改善された低消費電力の論理ゲ
ート回路を提供することを目的とする。
な構成で伝播遅延時間の改善された低消費電力の論理ゲ
ート回路を提供することを目的とする。
本発明によればダイオードまたはトランジスタからなる
入力ゲート回路、該入力ゲート回路の出力を位相反転す
るトランジスタ、該位相反転トランジスタのコレクタ出
力をレベルシフトさせるトスタのエミッタにベースを接
続された出力、トランジス名および前記位相分割トラン
ジスタのコレクタと前記出力トランジスタの間に挿入さ
れた出カバソファ回路を備えてなる論理ゲート回路にお
いて、前記位相反転トランジスタのエミッタ電流で制御
されるスイッチング手段によって前記出力トランジスタ
のベース蓄積電荷を放電する手段を備えてなること全特
徴とする論理ゲート回路が得られる。
入力ゲート回路、該入力ゲート回路の出力を位相反転す
るトランジスタ、該位相反転トランジスタのコレクタ出
力をレベルシフトさせるトスタのエミッタにベースを接
続された出力、トランジス名および前記位相分割トラン
ジスタのコレクタと前記出力トランジスタの間に挿入さ
れた出カバソファ回路を備えてなる論理ゲート回路にお
いて、前記位相反転トランジスタのエミッタ電流で制御
されるスイッチング手段によって前記出力トランジスタ
のベース蓄積電荷を放電する手段を備えてなること全特
徴とする論理ゲート回路が得られる。
次に本発明をその実施例に従い図面を参照して詳細に説
明する。
明する。
第２図は本発明の一実施例を示す回路接続図で第１図に
示した従来回路と異るところは、放電回路はこれを構成
していた抵抗９．ダイオード３２゜３３、および３４．
レベルシフトトランジスタ２８およびレベルシフト
ダイオード３１を削除し、その代りに位相反転トランジ
スタ２２のエミッタを放電用トランジスタ２９のベース
に接続することによ如実現していることである。
示した従来回路と異るところは、放電回路はこれを構成
していた抵抗９．ダイオード３２゜３３、および３４．
レベルシフトトランジスタ２８およびレベルシフト
ダイオード３１を削除し、その代りに位相反転トランジ
スタ２２のエミッタを放電用トランジスタ２９のベース
に接続することによ如実現していることである。
論理動作は第１図と同じ同相動作である。
過渡状態について説明する。
入力端子１１に高レベルが印加されると抵抗１を流れる
電流は位相反転トランジスタ２２０ベースに流かれ、コ
レクタ電位を下げると同時に放電用トランジスタ２９を
遮断状態から導通状態へと移行させる。この時位相反転
トランジスタ２２のコレクタ電位が下がることによりレ
ベルシフトトランジスタ２３が遮断状態となる。位相分
割トランジスタ２４のペース蓄積電荷は抵抗７を通して
放電用トランジスタ２９へ、又出力トランジスタ２７の
ペース蓄積電荷は放電用トランジスタ２９へ急速に放出
されるため、第１図に示し友従来の回路に比べて放電用
トランジスタ２９の導通状態へ移行する時間が遅れない
分だけ出力トランジスタ２７及び位相分割トランジスタ
２４の遮断状態への移行が高速に行なわれる。
電流は位相反転トランジスタ２２０ベースに流かれ、コ
レクタ電位を下げると同時に放電用トランジスタ２９を
遮断状態から導通状態へと移行させる。この時位相反転
トランジスタ２２のコレクタ電位が下がることによりレ
ベルシフトトランジスタ２３が遮断状態となる。位相分
割トランジスタ２４のペース蓄積電荷は抵抗７を通して
放電用トランジスタ２９へ、又出力トランジスタ２７の
ペース蓄積電荷は放電用トランジスタ２９へ急速に放出
されるため、第１図に示し友従来の回路に比べて放電用
トランジスタ２９の導通状態へ移行する時間が遅れない
分だけ出力トランジスタ２７及び位相分割トランジスタ
２４の遮断状態への移行が高速に行なわれる。
一方、入力端子１１に高レベルから低レベルへ変化する
信号が印加されると、位相反転トランジスタ２２は導通
状態から遮断状態へ移行する。
信号が印加されると、位相反転トランジスタ２２は導通
状態から遮断状態へ移行する。
この時位相反転トランジスタ２２のコレクタ電位は抵抗
２により上昇する。同時に放電用トランジスタ２９のベ
ース電位は抵抗１０により下げられるため、放電用トラ
ンジスタ２９の遮断状態になる時間はレベルシフトトラ
ンジスタ２３が導通状態になるのとほぼ同時程度あるい
は早く動作する。
２により上昇する。同時に放電用トランジスタ２９のベ
ース電位は抵抗１０により下げられるため、放電用トラ
ンジスタ２９の遮断状態になる時間はレベルシフトトラ
ンジスタ２３が導通状態になるのとほぼ同時程度あるい
は早く動作する。
従って出力トランジスタ２７を駆動する電流は放電用ト
ランジスタ２９へ漏れることなく出力トランジスタ２７
の導通状態への移行は高速に行なわ−９＝ れる。
ランジスタ２９へ漏れることなく出力トランジスタ２７
の導通状態への移行は高速に行なわ−９＝ れる。
このように出力トランジスタ２７及び位相分割トランジ
スタ２４０ペース蓄積電荷を吸収する放電用トランジス
タ２９の導通状態あるいは遮断状態へ切り替る時間が消
費電力を上げることなく早くなるため本発明は論理ゲー
ト回路を低消費電力化及び高速化する効果がある。
スタ２４０ペース蓄積電荷を吸収する放電用トランジス
タ２９の導通状態あるいは遮断状態へ切り替る時間が消
費電力を上げることなく早くなるため本発明は論理ゲー
ト回路を低消費電力化及び高速化する効果がある。
また従来回路に比較して、ダイオード４個、トランジス
タ１個節約できるので、構成が簡単になる効果もある。
タ１個節約できるので、構成が簡単になる効果もある。
以上の説明は単一人力のゲート回路について行なったが
、マルチエミッタトランジスタを入力に用いる等の手段
により論理積回路を構成でき、そのような場合にも本発
明を適用しうろことはいうまでもない。
、マルチエミッタトランジスタを入力に用いる等の手段
により論理積回路を構成でき、そのような場合にも本発
明を適用しうろことはいうまでもない。
第１図は従来のＴＴＬの一例を示す回路接続図、第２図
は本発明の論理ゲート回路漱の一実施例を示す回路接続
図である。 １０− １．２，３，４，５，６，７，８，９．１０・・・・・
・抵抗、１１・・・・・・入力端子、１２・・・・・・
出力端子、２１・・・・・・入力ゲートトランジスタ、
２２・・・・・位相反転トランジスタ、２３．２８・・
・・・・レベルシフトトランジスタ、２４・・・・・・
位相分割トランジスタ、２５・・・・・・出力バッファ
トランジスタ、２６・・・・・・１１＃レベル出力トラ
ンジスタ％ ２７・・・・・・出力トランジスタ、２９
・・・・・・ｔｔ用トランジスタ、３１，３２．３４・
・・・・・ＰＮダイオ−１（ １１− 警１侶
は本発明の論理ゲート回路漱の一実施例を示す回路接続
図である。 １０− １．２，３，４，５，６，７，８，９．１０・・・・・
・抵抗、１１・・・・・・入力端子、１２・・・・・・
出力端子、２１・・・・・・入力ゲートトランジスタ、
２２・・・・・位相反転トランジスタ、２３．２８・・
・・・・レベルシフトトランジスタ、２４・・・・・・
位相分割トランジスタ、２５・・・・・・出力バッファ
トランジスタ、２６・・・・・・１１＃レベル出力トラ
ンジスタ％ ２７・・・・・・出力トランジスタ、２９
・・・・・・ｔｔ用トランジスタ、３１，３２．３４・
・・・・・ＰＮダイオ−１（ １１− 警１侶
Claims (1)
- ダイオードまたはトランジスタからなる入力ゲート回路
、該入力ゲート回路の出力を位相反転するトランジスタ
、前記位相反転トランジスタのコレクタ出力をレベルシ
フトさせるトランジスタ、該レベルシフトトランジスタ
のエミッタにベースを接続された位相分割トランジスタ
、前記位相分割トランジスタのエミッタにベースを接続
された出力トランジスタおよび前記位相分割トランジス
タのコレクタと前記出力トランジスタのコレクタの間に
挿入された出力バッファ回路を備えてなる論理ゲート回
路において、前記位相反転トランジスタのエミッタ電流
で制御されるスイッチング手段によって前記出力トラン
ジスタのベース蓄積電荷を放電する手段゛を備えてなる
ことを特徴とする論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14324381A JPS5844821A (ja) | 1981-09-11 | 1981-09-11 | 論理ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14324381A JPS5844821A (ja) | 1981-09-11 | 1981-09-11 | 論理ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5844821A true JPS5844821A (ja) | 1983-03-15 |
Family
ID=15334217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14324381A Pending JPS5844821A (ja) | 1981-09-11 | 1981-09-11 | 論理ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844821A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135012U (ja) * | 1980-03-14 | 1981-10-13 | ||
| JPS56136007U (ja) * | 1980-03-17 | 1981-10-15 | ||
| JPS60118A (ja) * | 1983-03-16 | 1985-01-05 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | Ｔｔｌ出力段 |
| US4585953A (en) * | 1983-07-20 | 1986-04-29 | International Business Machines Corporation | Low power off-chip driver circuit |
-
1981
- 1981-09-11 JP JP14324381A patent/JPS5844821A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135012U (ja) * | 1980-03-14 | 1981-10-13 | ||
| JPS56136007U (ja) * | 1980-03-17 | 1981-10-15 | ||
| JPS60118A (ja) * | 1983-03-16 | 1985-01-05 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | Ｔｔｌ出力段 |
| US4585953A (en) * | 1983-07-20 | 1986-04-29 | International Business Machines Corporation | Low power off-chip driver circuit |
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