JPH02239655A - Ｍｏｓ型半導体集積回路装置 - Google Patents
Ｍｏｓ型半導体集積回路装置Info
- Publication number
- JPH02239655A JPH02239655A JP1060285A JP6028589A JPH02239655A JP H02239655 A JPH02239655 A JP H02239655A JP 1060285 A JP1060285 A JP 1060285A JP 6028589 A JP6028589 A JP 6028589A JP H02239655 A JPH02239655 A JP H02239655A
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- Japan
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- mos
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 abstract description 6
- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＭＯＳ型半導体集積回路装置に関し、特に、イ
コライズ回路を有するＭＯＳ型半導体集積回路装置に関
する。
コライズ回路を有するＭＯＳ型半導体集積回路装置に関
する。
［従来の技術］
第３図にイコライズ回路の回路図を示す。配線ＸとＹと
の間にはイコライズ回路用のｎチャネルＭＯＳＦＥＴ
（以下、ｎＭＯｓという）８が接続されており、必要に
応じてこのトランジスタのゲートＧにバイアスをかけて
配線Ｘ．Ｙ間を短絡する。このようなイコライズ回路は
、メモリＬＳＩのビット線対やデータパスを短絡して等
電位にするためにしばしば用いられる． 第４図は、ｎＭＯｓのイコライズ回路を有する従来の集
積回路装置の断面図である。同図に示すように、Ｎ型半
導体基板１内にはＰウエル２が設けられており、Ｐウェ
ル内には、イコライズ回路用のｎＭＯｓ８およびその他
のｎ Ｍ Ｏ Ｓ ９を形成するためにＮ＋拡散層３が
、また、ウェル電位を与えるためのＰ＋拡散層４が形成
されている．ｎＭＯＳ９のソース領域と２１拡散層４と
は接続配線５を介して接地用バッド７と接続されている
。
の間にはイコライズ回路用のｎチャネルＭＯＳＦＥＴ
（以下、ｎＭＯｓという）８が接続されており、必要に
応じてこのトランジスタのゲートＧにバイアスをかけて
配線Ｘ．Ｙ間を短絡する。このようなイコライズ回路は
、メモリＬＳＩのビット線対やデータパスを短絡して等
電位にするためにしばしば用いられる． 第４図は、ｎＭＯｓのイコライズ回路を有する従来の集
積回路装置の断面図である。同図に示すように、Ｎ型半
導体基板１内にはＰウエル２が設けられており、Ｐウェ
ル内には、イコライズ回路用のｎＭＯｓ８およびその他
のｎ Ｍ Ｏ Ｓ ９を形成するためにＮ＋拡散層３が
、また、ウェル電位を与えるためのＰ＋拡散層４が形成
されている．ｎＭＯＳ９のソース領域と２１拡散層４と
は接続配線５を介して接地用バッド７と接続されている
。
［発明が解決しようとする問題点コ
上述した従来の集積回路装置においては、イコライズ回
路を含むＰウェルが、その内に形成されたその他のｎＭ
Ｏｓの動作によって電位の変動を受ける。このウェル電
位の変動原因としては、内部回路電流による電源変動に
よるものやＭＯＳ動作において発生するイオンインパク
トによる電子一ホール対のうちのホールによるウェル電
流によるもの等がある． 一般にＭＯ Ｓ Ｆ ＥＴは、基板の（ウェルにＭＯＳ
が形成されている場合はウェルの）電圧が変化するとそ
のしきい値電圧が変わる．その情況を第５図に示す．同
図は、横軸に基板バイアス電圧をとり、縦軸にしきい値
電圧をとって測定結果を示したものである． 而して、イコライス用のＭＯＳは、２つのＮ＋拡散層３
のうち電位の低い方がソースとなる動作を行うものであ
るので、いずれかの領域がソースであると予め決めてお
くことはできない．そのため、イコライズ回路用ｎＭＯ
ｓでは一般のｎＭｏＳのようにソース電位をウェル電位
に一致させることができず、ウエル電位の変動は直接ソ
ースーウェル間電圧の変動として影響を与え、ＭＯＳの
しきい値電圧を変動させる．従って、従来のイコライズ
回路は、動作マージンが不足したり誤動作を起こす恐れ
のあるものであった． ［問題点を解決するための手段］ 本発明のＭＯＳ型半導体集Ｍ回路装置は、イコライズ回
路として用いられる第１導電型チャネルを有するＭＯＳ
ＦＥＴが形成されている第２導電型ウェルと、イコライ
ズ回路が形成されていない第２導電型ウェルとを具備す
るものであって、前記各第２導電型ウェルは該ウェルに
ウェル電位を与えるそれぞれ別個の配線によって接地用
パッドまたは電源用パッドに接続されている．［実施例
］ 次に、本発明の実施例について、図面を参照して説明す
る． 第１図は、本発明の一実施例を示す断面図である．この
実施例では、Ｎ型半導体基板ｌ内には、Ｐウェル２、２
ｂが設けられ、これらのウェル内にはｎＭＯｓを形成す
るためのＮ＋領域３と、ウェル電位を与えるためのＰ＋
領域４とが形成されている．そして、Ｐウェル２にはイ
コライズ回路用のｎ Ｍ Ｏ Ｓ ８と図示はされてい
ないがそれ以外のｎＭＯｓが形成されているが、Ｐウェ
ル２ｂには、一般のｎＭＯｓのみが形成されており、イ
コライズ回路用ｎＭＯｓは形成されていない．Ｐウェル
２ｂのＰ＋領域４とｎＭＯｓ９のソース領域であるＮ＋
領域３とは接地配線６によって接地用パッド７に接続さ
れており、また、Ｐウェル２のＰ＋領域は接地配線６と
は別の接地配線５によって直接接続されている。
路を含むＰウェルが、その内に形成されたその他のｎＭ
Ｏｓの動作によって電位の変動を受ける。このウェル電
位の変動原因としては、内部回路電流による電源変動に
よるものやＭＯＳ動作において発生するイオンインパク
トによる電子一ホール対のうちのホールによるウェル電
流によるもの等がある． 一般にＭＯ Ｓ Ｆ ＥＴは、基板の（ウェルにＭＯＳ
が形成されている場合はウェルの）電圧が変化するとそ
のしきい値電圧が変わる．その情況を第５図に示す．同
図は、横軸に基板バイアス電圧をとり、縦軸にしきい値
電圧をとって測定結果を示したものである． 而して、イコライス用のＭＯＳは、２つのＮ＋拡散層３
のうち電位の低い方がソースとなる動作を行うものであ
るので、いずれかの領域がソースであると予め決めてお
くことはできない．そのため、イコライズ回路用ｎＭＯ
ｓでは一般のｎＭｏＳのようにソース電位をウェル電位
に一致させることができず、ウエル電位の変動は直接ソ
ースーウェル間電圧の変動として影響を与え、ＭＯＳの
しきい値電圧を変動させる．従って、従来のイコライズ
回路は、動作マージンが不足したり誤動作を起こす恐れ
のあるものであった． ［問題点を解決するための手段］ 本発明のＭＯＳ型半導体集Ｍ回路装置は、イコライズ回
路として用いられる第１導電型チャネルを有するＭＯＳ
ＦＥＴが形成されている第２導電型ウェルと、イコライ
ズ回路が形成されていない第２導電型ウェルとを具備す
るものであって、前記各第２導電型ウェルは該ウェルに
ウェル電位を与えるそれぞれ別個の配線によって接地用
パッドまたは電源用パッドに接続されている．［実施例
］ 次に、本発明の実施例について、図面を参照して説明す
る． 第１図は、本発明の一実施例を示す断面図である．この
実施例では、Ｎ型半導体基板ｌ内には、Ｐウェル２、２
ｂが設けられ、これらのウェル内にはｎＭＯｓを形成す
るためのＮ＋領域３と、ウェル電位を与えるためのＰ＋
領域４とが形成されている．そして、Ｐウェル２にはイ
コライズ回路用のｎ Ｍ Ｏ Ｓ ８と図示はされてい
ないがそれ以外のｎＭＯｓが形成されているが、Ｐウェ
ル２ｂには、一般のｎＭＯｓのみが形成されており、イ
コライズ回路用ｎＭＯｓは形成されていない．Ｐウェル
２ｂのＰ＋領域４とｎＭＯｓ９のソース領域であるＮ＋
領域３とは接地配線６によって接地用パッド７に接続さ
れており、また、Ｐウェル２のＰ＋領域は接地配線６と
は別の接地配線５によって直接接続されている。
この実施例によれば、Ｐウェル２とＰウェル２ｂとが分
離されており、才な、ウェル電位を与えるための接地配
線も接地パッド７によって分離されているので、ＭＯＳ
動作に起因するイオンインパクト等によってＰウェル２
ｂの電位が変動しても、Ｐウェル２が影響を受けること
は殆どなくなり、イコライズ回路用ｎＭＯｓ８の安定し
た動作が可能となる．ただし、この実施例には、Ｐウェ
ル２にイコライズ回路用ｎＭＯｓ以外のｎＭＯｓも含才
れているので、このｎＭＯｓの動作によってＰウエル２
の電位が変動する可能性はある．しかし、Ｐウェル２に
形成される一般のｎＭＯｓは一部分にすぎないので、こ
れらのトランジスタによってＰウェル２が変動するとし
ても、全てのｎＭＯＳをＰウェル２に収容した場合に比
較してその変動は小さい． 次に、第２図を参照して本発明の他の実施例について説
明する．この実施例の先の実施例と相違する点は、Ｐウ
ェル２ａには、イコライズ回路用ｎＭＯｓ８のみが形成
されており、他のｎＭＯｓは形成されていない点である
（図では、１個のｎＭＯＳ８が記載されているだけであ
るが、実際には、複数個のイコライズ回路が形成されて
いるものとする）．そして、この実施例でも、それぞれ
のＰウェル２ａ、２ｂに電位を与えるためにそれぞれの
ウェルに設けられたＰ＋領域４は別個の接地配４ｉ５、
６によって直接接地パッド７に接続されている． この実施例によれば、Ｐウエル２ａの電位は、一般のｎ
ＭＯｓの影響は受けなくなるので、一層安定したものと
なる． 以上の実施例では、Ｐウエル内に形成されたｎＭＯＳに
ついて説明したが、本発明はこれに限定されるものでは
なく、Ｎウエル内にｐＭＯｓを形成する場合にも適用可
能である．その場合には、それぞれのウェルは、電源配
線によって電源（ＶＣＣ）用バッドに接続される。
離されており、才な、ウェル電位を与えるための接地配
線も接地パッド７によって分離されているので、ＭＯＳ
動作に起因するイオンインパクト等によってＰウェル２
ｂの電位が変動しても、Ｐウェル２が影響を受けること
は殆どなくなり、イコライズ回路用ｎＭＯｓ８の安定し
た動作が可能となる．ただし、この実施例には、Ｐウェ
ル２にイコライズ回路用ｎＭＯｓ以外のｎＭＯｓも含才
れているので、このｎＭＯｓの動作によってＰウエル２
の電位が変動する可能性はある．しかし、Ｐウェル２に
形成される一般のｎＭＯｓは一部分にすぎないので、こ
れらのトランジスタによってＰウェル２が変動するとし
ても、全てのｎＭＯＳをＰウェル２に収容した場合に比
較してその変動は小さい． 次に、第２図を参照して本発明の他の実施例について説
明する．この実施例の先の実施例と相違する点は、Ｐウ
ェル２ａには、イコライズ回路用ｎＭＯｓ８のみが形成
されており、他のｎＭＯｓは形成されていない点である
（図では、１個のｎＭＯＳ８が記載されているだけであ
るが、実際には、複数個のイコライズ回路が形成されて
いるものとする）．そして、この実施例でも、それぞれ
のＰウェル２ａ、２ｂに電位を与えるためにそれぞれの
ウェルに設けられたＰ＋領域４は別個の接地配４ｉ５、
６によって直接接地パッド７に接続されている． この実施例によれば、Ｐウエル２ａの電位は、一般のｎ
ＭＯｓの影響は受けなくなるので、一層安定したものと
なる． 以上の実施例では、Ｐウエル内に形成されたｎＭＯＳに
ついて説明したが、本発明はこれに限定されるものでは
なく、Ｎウエル内にｐＭＯｓを形成する場合にも適用可
能である．その場合には、それぞれのウェルは、電源配
線によって電源（ＶＣＣ）用バッドに接続される。
［発明の効果］
以上説明したように、本発明は、イコライズ回路を構成
するＭＯＳＦＥＴが形成されるウエルと他の回路素子を
収納するウエルとを分離し、それぞれのウェルにウエル
電位を与える配線も分離したものであるので、本発明に
よれば、イコライズ回路が含まれるウェルの電位を他の
ウエルの電位の変動に影響されないようにすることがで
き、イコライズ回路に動作マージンが不足したり誤動作
が生じたりすることがなくなる。
するＭＯＳＦＥＴが形成されるウエルと他の回路素子を
収納するウエルとを分離し、それぞれのウェルにウエル
電位を与える配線も分離したものであるので、本発明に
よれば、イコライズ回路が含まれるウェルの電位を他の
ウエルの電位の変動に影響されないようにすることがで
き、イコライズ回路に動作マージンが不足したり誤動作
が生じたりすることがなくなる。
第１図、第２図は、それぞれ、本発明の実施例を示す断
面図、第３図は、イコライズ回路の回路図、第４図は、
従来例を示す断面図、第５図は、ＭＯＳＦＥＴの特性曲
線図である。 １・・・Ｎ型半導体基板、 ２、２ａ、２ｂ・・・Ｐウ
ェル、 ３・・・Ｎ＋領域、 ４・・・Ｐ＋領域、 ５
、６・・・接地配線、 ７・・・接地用パッド、 ８・
・・イコライズ回路用ｎＭＯｓ、 ９・・・イコライズ
回路用でない一般のｎＭＯｓ．
面図、第３図は、イコライズ回路の回路図、第４図は、
従来例を示す断面図、第５図は、ＭＯＳＦＥＴの特性曲
線図である。 １・・・Ｎ型半導体基板、 ２、２ａ、２ｂ・・・Ｐウ
ェル、 ３・・・Ｎ＋領域、 ４・・・Ｐ＋領域、 ５
、６・・・接地配線、 ７・・・接地用パッド、 ８・
・・イコライズ回路用ｎＭＯｓ、 ９・・・イコライズ
回路用でない一般のｎＭＯｓ．
Claims (1)
- イコライズ回路として用いられる第１導電型チャネルを
有するＭＯＳＦＥＴが形成されている第２導電型ウェル
と、イコライズ回路が形成されていない第２導電型ウェ
ルとを具備するＭＯＳ型半導体集積回路装置において、
前記各第２導電型ウェルは該ウェルにウェル電位を与え
るそれぞれ別個の配線によって接地用パッドまたは電源
用パッドに接続されていることを特徴とするＭＯＳ型半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060285A JPH02239655A (ja) | 1989-03-13 | 1989-03-13 | Ｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060285A JPH02239655A (ja) | 1989-03-13 | 1989-03-13 | Ｍｏｓ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02239655A true JPH02239655A (ja) | 1990-09-21 |
Family
ID=13137729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060285A Pending JPH02239655A (ja) | 1989-03-13 | 1989-03-13 | Ｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02239655A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196693A (ja) * | 1982-05-12 | 1983-11-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63208240A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-03-13 JP JP1060285A patent/JPH02239655A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196693A (ja) * | 1982-05-12 | 1983-11-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63208240A (ja) * | 1987-02-25 | 1988-08-29 | Hitachi Ltd | 半導体集積回路装置 |
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