JPS58197927A - 自動等化終了判定方式 - Google Patents
自動等化終了判定方式Info
- Publication number
- JPS58197927A JPS58197927A JP8119882A JP8119882A JPS58197927A JP S58197927 A JPS58197927 A JP S58197927A JP 8119882 A JP8119882 A JP 8119882A JP 8119882 A JP8119882 A JP 8119882A JP S58197927 A JPS58197927 A JP S58197927A
- Authority
- JP
- Japan
- Prior art keywords
- coefficient
- signal
- convergence
- tap coefficient
- discrimination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の１支＃汁野
本発明は目励引き込み慎Ｈヒを愕つ、自動号器に係り、
神にタッグ係数の収束ｔｌ：Ｉ！Ｉ２１的に判ボす６万
式に１１する。
神にタッグ係数の収束ｔｌ：Ｉ！Ｉ２１的に判ボす６万
式に１１する。
（リ 発明のＲ承
例えば、芋二電ｄｉｍ−）ｊ式にνいＣＤ、通１６モー
ドの設定のりＱｖこ、自動等信器のトレーニング期間を
設けている。
ドの設定のりＱｖこ、自動等信器のトレーニング期間を
設けている。
すなわち、通１どｔ姑めるＡｉｌに、一方の一局かりト
レーニング偏Ｖｔ−送出し、これｔ他方の端局で受＋ｇ
Ｌ、、自１１Ｊ４化４により自励寺１ヒを行なう。
レーニング偏Ｖｔ−送出し、これｔ他方の端局で受＋ｇ
Ｌ、、自１１Ｊ４化４により自励寺１ヒを行なう。
等化が帳ｒすると通値モードのｆ＆足を行なうとともに
、ＡｒＷＬは他方の端局から６万の４Ｐ１６へトレーニ
ング信号を送出し、一方の４局にて自ＩｇｌＩ等化τ行
なう。
、ＡｒＷＬは他方の端局から６万の４Ｐ１６へトレーニ
ング信号を送出し、一方の４局にて自ＩｇｌＩ等化τ行
なう。
尋化が児ｆすると通信モードの設定を行なう。
以上の手ｊ−で２つの端局で通１１１モードの設定ｔ１
’７なつ皮彼、過１ａｌｔ−始する。
’７なつ皮彼、過１ａｌｔ−始する。
（３） 従来技術及びその間４点
従米ヒ記トレーニングの糾ｒ判だ方式として、目＠尋１
ヒ器のトレーニング期間でタイマーで設定−ｒる。ろる
いは、信号の尋化ｖ４差を検出し、その瀘でタップ係数
の収東金補足する方式が採られてい皮。しかし前者では
設定時１−にボ裕倉も九せている友めトレーニング期間
が梗くなる。後者では回錯魂襖が大さくなるという欠点
が６つ皮０（４）発明の目的 本発明は、上記の点に繊みてなされ友もので、トレーニ
ング期間を必＊蝋少＠度とし、且つ回路規模を小さくで
きる終了判定方式を提供するととを目的とするものでろ
る。
ヒ器のトレーニング期間でタイマーで設定−ｒる。ろる
いは、信号の尋化ｖ４差を検出し、その瀘でタップ係数
の収東金補足する方式が採られてい皮。しかし前者では
設定時１−にボ裕倉も九せている友めトレーニング期間
が梗くなる。後者では回錯魂襖が大さくなるという欠点
が６つ皮０（４）発明の目的 本発明は、上記の点に繊みてなされ友もので、トレーニ
ング期間を必＊蝋少＠度とし、且つ回路規模を小さくで
きる終了判定方式を提供するととを目的とするものでろ
る。
（５） 発明の構成
上記目的は、１号の尋化−差を検出して谷り、プ係数を
自動的に設定するら番ｉ雑盛妻よＡ自ＩＩｂ尋信器に於
て、各タッグ係数の係数禰正時に係数補正１１号が、係
数を増加、減少させるような逆極性の反復１ｆｉ号とな
ることｔ検出し、自ｌＩｂ尋化−の各タッグ係数の収ｆ
ｌＬｔ＠−的に判定することを脣像とする自動等化終了
判定方式によって４成される。
自動的に設定するら番ｉ雑盛妻よＡ自ＩＩｂ尋信器に於
て、各タッグ係数の係数禰正時に係数補正１１号が、係
数を増加、減少させるような逆極性の反復１ｆｉ号とな
ることｔ検出し、自ｌＩｂ尋化−の各タッグ係数の収ｆ
ｌＬｔ＠−的に判定することを脣像とする自動等化終了
判定方式によって４成される。
（６）発明の実施例
本発明は４１図に示すように、各タッグｌ〜ｎの係数収
束後に２いては、係数補正時には、係数補正備考が、係
数倉増／ＩＯ９減少させるような逆極性の反復１１１号
となり、結果として各タップ係数はある２値を交互に採
るという、目励尋信器のタッグ係数補正過楊τ横出°ｒ
る様にしたものでめる。
束後に２いては、係数補正時には、係数補正備考が、係
数倉増／ＩＯ９減少させるような逆極性の反復１１１号
となり、結果として各タップ係数はある２値を交互に採
るという、目励尋信器のタッグ係数補正過楊τ横出°ｒ
る様にしたものでめる。
本発明ｔ−実現する之めの回路の−・列ｔ−第２図に示
す。第３図は第２図のタイム・チャートを示す。
す。第３図は第２図のタイム・チャートを示す。
５ｇ２図において、Ｄ＊ Ｄ１１＋ Ｄｌｌ、Ｄｎｌ＋
Ｄｎ、はＤ７リツプ７０ッグ、ムＮＤ、、 ＡＮＤ！
、 ＡｊＪＤ１□−ＡＮＤｎｌはアンドゲート、ＬＭは
インバータ、ｍＯＲ，、。
Ｄｎ、はＤ７リツプ７０ッグ、ムＮＤ、、 ＡＮＤ！
、 ＡｊＪＤ１□−ＡＮＤｎｌはアンドゲート、ＬＭは
インバータ、ｍＯＲ，、。
ＲＯＭｍ１． ｊｉｆＯＲｎ、、 ｍｏＲｎｌは排他的
論理和回路でめる。
論理和回路でめる。
４２図において、第１タッグ係数補正１６号！３は第ｊ
図ＯＢに示す様に、第１タツプ係赦の収束後１（おいて
は、９に欽補正時には必ず１″−′″０”−１１”−１
０”−・・・・・・・・・・・・・の逆＋に性ｔもつ反
復１−号となる。
図ＯＢに示す様に、第１タツプ係赦の収束後１（おいて
は、９に欽補正時には必ず１″−′″０”−１１”−１
０”−・・・・・・・・・・・・・の逆＋に性ｔもつ反
復１−号となる。
この時のタップ係数の状ｗＡｔ第３図Ｇに示す。こり
”ｌ”−”Ｏ”−”ｌ” ｈ４イｄ、”ｏ”−１１”−
１０”の反偵旧号ｔＤタイプフリツノノロッノＤ１１＋
Ｄ□により１ビツトづつ位相７ノトレ、更にＤタイプ７
リノノ’１１＋ Ｄｌｍの出力ｔ−排他的一城祁回路ｆ
ｆ１ＯＲ，、。
”ｌ”−”Ｏ”−”ｌ” ｈ４イｄ、”ｏ”−１１”−
１０”の反偵旧号ｔＤタイプフリツノノロッノＤ１１＋
Ｄ□により１ビツトづつ位相７ノトレ、更にＤタイプ７
リノノ’１１＋ Ｄｌｍの出力ｔ−排他的一城祁回路ｆ
ｆ１ＯＲ，、。
ＡＯＲ，、の出力のａ！ｌ１ｊＩＩＩ積全アントグー）
ＡＮＤｌｌから出力することにＬ９４３図のＤで示す第
１タツグ赤ｄ収米判定１６号を傅る。以ド同様Ｖこして
第２夕 １ｊ ツノ、・・・・・・８ｇｎタップの係数収束判定１６号
倉得る。
ＡＮＤｌｌから出力することにＬ９４３図のＤで示す第
１タツグ赤ｄ収米判定１６号を傅る。以ド同様Ｖこして
第２夕 １ｊ ツノ、・・・・・・８ｇｎタップの係数収束判定１６号
倉得る。
孟タップの係叔収ｉＬ判定信号はアンドゲートＡＮＤ。
ＶＣ人力され、その出力はＤタイツ７リノ／フロップＤ
に入力する。そしてＤタイプフリップフロップＤのから
４！ＩＩＳ終ｒ判定信・号ｐｉ−ｎる。この信号ｙは、
各タップの係数の固定１通栖七−ドの設定及びトレーニ
ング１６号送出制御に用いらｔ″Ｌ６゜又等化終了判定
１１′１ｉｊＦはインパータエＮにエリ反転されて、ア
ンドゲート１Ｊｆ）、に入力し、Ｄタイプフリツノフ０
７プＤ１１＋ ＤＩｔｓ ”ｉ、”鵞”のクロックの出
刃ｔ″４圧する。
に入力する。そしてＤタイプフリップフロップＤのから
４！ＩＩＳ終ｒ判定信・号ｐｉ−ｎる。この信号ｙは、
各タップの係数の固定１通栖七−ドの設定及びトレーニ
ング１６号送出制御に用いらｔ″Ｌ６゜又等化終了判定
１１′１ｉｊＦはインパータエＮにエリ反転されて、ア
ンドゲート１Ｊｆ）、に入力し、Ｄタイプフリツノフ０
７プＤ１１＋ ＤＩｔｓ ”ｉ、”鵞”のクロックの出
刃ｔ″４圧する。
また例えば、タッグ係数補正１６号の３回の反復信号”
ｌ”−”Ｏ”−”ｌ’−”Ｏ”６，６１．’ｍｕ、ＮＯ
Ｒ＠１１１１−＠０”−１１１で係ＩＩＬＭｉＩＬ乗を
検出すや場會には図−にの−纏で８まれ九部分のＤタイ
プフリップフＯｙグ。
ｌ”−”Ｏ”−”ｌ’−”Ｏ”６，６１．’ｍｕ、ＮＯ
Ｒ＠１１１１−＠０”−１１１で係ＩＩＬＭｉＩＬ乗を
検出すや場會には図−にの−纏で８まれ九部分のＤタイ
プフリップフＯｙグ。
ｊＣ−ＯＲｄ路を一段遍児するか、あるいは一点一纏で
ｖ！Ａまれ皮部分τ第４図に示す回路で置き譬えて奄良
い。係数補正１１号の反復回数ｔ、さらに増して係数の
収ｉＬｔ″補足する４曾にも同様な手段を用いれば艮い
。
ｖ！Ａまれ皮部分τ第４図に示す回路で置き譬えて奄良
い。係数補正１１号の反復回数ｔ、さらに増して係数の
収ｉＬｔ″補足する４曾にも同様な手段を用いれば艮い
。
（７） 発明の効果
本発明に工れば、比較的簡単な回路で各タッグ糸数の収
束ｔ−検出でき、自＃尋化＃＃Ｑトレーニング期関を必
要最小限度に設定できる。
束ｔ−検出でき、自＃尋化＃＃Ｑトレーニング期関を必
要最小限度に設定できる。
４１図は本＠明の原塩を示す図、第２図は本発明の実施
例を示す図、第３図は第２図のタイムチャート、第４図
は検出回路の他の実施例を示す図で６る。 図中、”＋ Ｄｔｔｅ Ｄｌｌ ｐｎ、、 ｐｎ、 ｒ
よりタイグアリッツノロツノ、ムＮＤ、、ＡＮＤ、、Ａ
ＮＤ、、、ＡＮＤ１１＊ＡＮＤｎ、、ＡＮＤｎｌｉｊア
ンドゲート、ＮＯＲ，、、ｊｉｌＯＲ，、。 て 燭 リ 勺−（☆
柔 、
例を示す図、第３図は第２図のタイムチャート、第４図
は検出回路の他の実施例を示す図で６る。 図中、”＋ Ｄｔｔｅ Ｄｌｌ ｐｎ、、 ｐｎ、 ｒ
よりタイグアリッツノロツノ、ムＮＤ、、ＡＮＤ、、Ａ
ＮＤ、、、ＡＮＤ１１＊ＡＮＤｎ、、ＡＮＤｎｌｉｊア
ンドゲート、ＮＯＲ，、、ｊｉｌＯＲ，、。 て 燭 リ 勺−（☆
柔 、
Claims (1)
- １１号の等化誤差を検出してもタップ係ａｔＥｌ動的に
設定する 目Ｓ寺化−に於て、谷タップ
係数の係数補ｔＥ時に糸畝禰正１６寸が、隊数τ壇〃ロ
、減少させ、０工９な逆極性の反復１６号となることを
検出し、自１１ｂ４化−の６タツゾｌａｄの収束を目鯛
的ｖｃ判定すりことτ府値とする１妨寺化終ｆ刊定万式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119882A JPS58197927A (ja) | 1982-05-14 | 1982-05-14 | 自動等化終了判定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8119882A JPS58197927A (ja) | 1982-05-14 | 1982-05-14 | 自動等化終了判定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197927A true JPS58197927A (ja) | 1983-11-17 |
| JPH0463576B2 JPH0463576B2 (ja) | 1992-10-12 |
Family
ID=13739772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8119882A Granted JPS58197927A (ja) | 1982-05-14 | 1982-05-14 | 自動等化終了判定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197927A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160335A (ja) * | 1983-03-03 | 1984-09-11 | Oki Electric Ind Co Ltd | ブリツジドタツプ等化器の収束判定方式 |
-
1982
- 1982-05-14 JP JP8119882A patent/JPS58197927A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59160335A (ja) * | 1983-03-03 | 1984-09-11 | Oki Electric Ind Co Ltd | ブリツジドタツプ等化器の収束判定方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0463576B2 (ja) | 1992-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6665351B2 (en) | Circuit and method for providing a digital data signal with pre-distortion | |
| JPS5813046A (ja) | デ−タ読み取り回路 | |
| CN115348141B (zh) | 一种dsc信号的解调方法、装置及存储介质 | |
| US4041418A (en) | Equalizer for partial response signals | |
| GB2236924A (en) | Pulse width modulation circuit | |
| US20150222379A1 (en) | Clock phase compensator for multi-stage time division multiplexer | |
| JPS5940727A (ja) | 自動等化方式 | |
| JPS60208145A (ja) | デ−タ判定回路 | |
| JPH01284015A (ja) | クロック位相設定回路 | |
| JPH0463576B2 (ja) | ||
| JP2005167973A (ja) | 対称／非対称遅延変調信号のデコーダー及び復号化方法 | |
| JPS6014518A (ja) | パルス幅補正回路 | |
| SU410363A1 (ja) | ||
| JPS59169222A (ja) | コ−ド発生装置 | |
| JPH02135935A (ja) | タイミング信号抽出回路 | |
| SU886290A1 (ru) | Устройство тактовой синхронизации | |
| SU1220130A1 (ru) | Корректор межсимвольных искажений | |
| JPH029249A (ja) | Ｆｓｋ復調器 | |
| JPS60250749A (ja) | パルス幅調整回路 | |
| JPS6010986A (ja) | デ−タ取込み回路 | |
| JPH07253445A (ja) | デューティ検出及びデータ補正方法 | |
| JPS61288514A (ja) | パルス欠落補償回路 | |
| JPH04213922A (ja) | デコード回路 | |
| JPS6366455B2 (ja) | ||
| JPH0522123A (ja) | クロツク位相制御回路 |