JPS6366455B2 - - Google Patents
Info
- Publication number
- JPS6366455B2 JPS6366455B2 JP20113582A JP20113582A JPS6366455B2 JP S6366455 B2 JPS6366455 B2 JP S6366455B2 JP 20113582 A JP20113582 A JP 20113582A JP 20113582 A JP20113582 A JP 20113582A JP S6366455 B2 JPS6366455 B2 JP S6366455B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- counter
- decoding
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000087 stabilizing effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000010363 phase shift Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/38—Starting, stopping or resetting the counter
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明はデイジタルパルスカウントするカウン
ト回路の構成に関する。
ト回路の構成に関する。
従来、ある一定数をカウントするカウンタ回路
は第１図のように構成される。即ち、カウンタ回
路１（例えばテキサスインストルメント社製のフ
ルシンクロナスカウンタIC、SN74163N等）にク
ロツクパルスClを印加すれば、カウンタ出力は
０、１、２、……ｎ、ｎ＋１、……のようにクロ
ツクClの立上りで１つづつ増加する。ここでクリ
ア入力Crを１クロツク区間だけ印加すれば、カ
ウンタ出力は強制的に０となり、次に１、２、
３、……の如く再びカウントを続ける。従つて、
ある一定周期でクリアパルスを印加すれば、カウ
ンタ出力は一定周期でのカウントを繰返すことに
なる。ここで、クリア入力Crが常に安定であれ
ば、カウンタ出力も安定に動作する。
は第１図のように構成される。即ち、カウンタ回
路１（例えばテキサスインストルメント社製のフ
ルシンクロナスカウンタIC、SN74163N等）にク
ロツクパルスClを印加すれば、カウンタ出力は
０、１、２、……ｎ、ｎ＋１、……のようにクロ
ツクClの立上りで１つづつ増加する。ここでクリ
ア入力Crを１クロツク区間だけ印加すれば、カ
ウンタ出力は強制的に０となり、次に１、２、
３、……の如く再びカウントを続ける。従つて、
ある一定周期でクリアパルスを印加すれば、カウ
ンタ出力は一定周期でのカウントを繰返すことに
なる。ここで、クリア入力Crが常に安定であれ
ば、カウンタ出力も安定に動作する。
ところが、実際の機器に応用する場合に、クリ
ア入力が必ずして常に安定に得られるとは限らな
い。場合によつてはクリア入力の位相がずれる時
もあり、クリア入力そのものが断となる時もあ
る。このような場合には、カウンタ回路が誤動作
し、機器として望ましくない状態におちいること
がある。
ア入力が必ずして常に安定に得られるとは限らな
い。場合によつてはクリア入力の位相がずれる時
もあり、クリア入力そのものが断となる時もあ
る。このような場合には、カウンタ回路が誤動作
し、機器として望ましくない状態におちいること
がある。
本発明は従来の上記欠点を除去する為になされ
たものであり、従つて本発明の目的は、上述のよ
うな場合にも正常にカウントを続けることができ
るようにした新規な回路を提供することになる。
たものであり、従つて本発明の目的は、上述のよ
うな場合にも正常にカウントを続けることができ
るようにした新規な回路を提供することになる。
上記目的を達成する為に、本発明はクリア入力
の位相がずれた場合には、カウンタ回路の出力を
デコードして得たパルスによりクリア入力を禁止
して誤動作を起さないようにし、且つ常に正しい
位相でカウンタ回路をクリアするよう構成された
もう１つのデコーダ回路からの出力をクリア端子
に供給するよう構成したものである。
の位相がずれた場合には、カウンタ回路の出力を
デコードして得たパルスによりクリア入力を禁止
して誤動作を起さないようにし、且つ常に正しい
位相でカウンタ回路をクリアするよう構成された
もう１つのデコーダ回路からの出力をクリア端子
に供給するよう構成したものである。
即ち、本発明によれば、パルスカウント回路に
おいてカウント出力をあらかじめ定められた数に
てデコードする第１のデコード回路と、該第１の
デコード回路の出力により外部からのカウント回
路へのリセツト信号を禁止する回路と、あらかじ
め定められた数にてデコードする第２のデコード
回路と、該第２のデコード回路の出力にてカウン
ト回路をリセツトする回路とを具備することを特
徴とした安定化カウント回路が得られる。
おいてカウント出力をあらかじめ定められた数に
てデコードする第１のデコード回路と、該第１の
デコード回路の出力により外部からのカウント回
路へのリセツト信号を禁止する回路と、あらかじ
め定められた数にてデコードする第２のデコード
回路と、該第２のデコード回路の出力にてカウン
ト回路をリセツトする回路とを具備することを特
徴とした安定化カウント回路が得られる。
次に本発明をその好ましい一実施例について図
面を参照して具体的に説明する。
面を参照して具体的に説明する。
第２図は本発明の一実施例を示すブロツク構成
図である。図において、クリア入力CrはAND回
路の１つの入力となる（第２図ではAND回路は
一例として負入力AND回路としている）。AND
回路のもう１つの入力にはカウンタ１１をデコー
ド回路（デコーダ）１２によりデコードして得た
パルスの極性をインバータINVにより反転して
得たパルスを印加する。AND回路の出力はOR回
路の入力として印加され、OR回路のもう１つの
入力にはデコード回路（デコーダ）１３の出力が
印加される。OR回路の出力はカウンタ１１のク
リア入力に加えられている。
図である。図において、クリア入力CrはAND回
路の１つの入力となる（第２図ではAND回路は
一例として負入力AND回路としている）。AND
回路のもう１つの入力にはカウンタ１１をデコー
ド回路（デコーダ）１２によりデコードして得た
パルスの極性をインバータINVにより反転して
得たパルスを印加する。AND回路の出力はOR回
路の入力として印加され、OR回路のもう１つの
入力にはデコード回路（デコーダ）１３の出力が
印加される。OR回路の出力はカウンタ１１のク
リア入力に加えられている。
ここで今、本発明に係るカウンタ回路では、例
えば、０からＮまで繰返しカウントするよう構成
されているとする。クリア入力Crとしては第３
図ａに示すようにＮ＋１クロツク長の周期のパル
ス列である。ｂはクロツク入力Cl、ｃはカウンタ
１１の出力の数値を示している。ｄは、デコード
回路１３の出力であり、カウンタ１１の出力の数
値がＮの時にのみパルスを出力する。ｅは、デコ
ード回路１２の出力であり、カウンタ１１の出力
の数値がＮ−１の時にのみパルスを出力する。デ
コード回路１２の出力はインバータINVにより
極性反転された後に前述のANDゲート回路に加
えられる。従つて、デコード回路１２の出力が存
在する期間、即ちカウンタ出力数値がＮ−１の期
間はクリア入力Crが禁止されることになる。即
ちクリア入力Crの位相が何らかの原因で第３図
a′の点線部分のように前に進んでしまつた場合に
は、進んだ部分は禁止され、ANDゲート回路の
出力はｆ図のようになる。この場合、位相の進む
程度によつてはｆ図中央に示すように残り“カ
ス”が存在するが、この部分はｂのクロツクClの
立上り部分をよぎらないので、この部分でクリア
動作は起らない。従つて、この場合デコード回路
１３からのパルスがORゲート回路に供給され、
このゲート回路出力がカウンタ１１のクリア端子
に印加されるので、カウンタ１１は正常値にてク
リアされ、正常にカウント動作を続ける。
えば、０からＮまで繰返しカウントするよう構成
されているとする。クリア入力Crとしては第３
図ａに示すようにＮ＋１クロツク長の周期のパル
ス列である。ｂはクロツク入力Cl、ｃはカウンタ
１１の出力の数値を示している。ｄは、デコード
回路１３の出力であり、カウンタ１１の出力の数
値がＮの時にのみパルスを出力する。ｅは、デコ
ード回路１２の出力であり、カウンタ１１の出力
の数値がＮ−１の時にのみパルスを出力する。デ
コード回路１２の出力はインバータINVにより
極性反転された後に前述のANDゲート回路に加
えられる。従つて、デコード回路１２の出力が存
在する期間、即ちカウンタ出力数値がＮ−１の期
間はクリア入力Crが禁止されることになる。即
ちクリア入力Crの位相が何らかの原因で第３図
a′の点線部分のように前に進んでしまつた場合に
は、進んだ部分は禁止され、ANDゲート回路の
出力はｆ図のようになる。この場合、位相の進む
程度によつてはｆ図中央に示すように残り“カ
ス”が存在するが、この部分はｂのクロツクClの
立上り部分をよぎらないので、この部分でクリア
動作は起らない。従つて、この場合デコード回路
１３からのパルスがORゲート回路に供給され、
このゲート回路出力がカウンタ１１のクリア端子
に印加されるので、カウンタ１１は正常値にてク
リアされ、正常にカウント動作を続ける。
このように、正しくないクリア入力はデコード
回路１２の出力により禁止され、代りにデコード
回路１３からのパルスによりカウンタ１１はクリ
アされるので、たとえクリア入力が多少の位相ず
れを持つていても正しくカウントを続けることが
できる。
回路１２の出力により禁止され、代りにデコード
回路１３からのパルスによりカウンタ１１はクリ
アされるので、たとえクリア入力が多少の位相ず
れを持つていても正しくカウントを続けることが
できる。
ここで、デコード回路１２はカウンタの値がＮ
−１の時のみ出力を発生するものとして話を進め
たが、例えば、Ｎ−２の時も出力するよう構成す
ることは可能であり、この場合にはクリア入力が
２クロツク分進んでしまつても、正しくカウント
を続けることができることは明らかである。この
量は実際の応用のさいに、クリア入力の予想され
る位相ずれより決定しうるものである。
−１の時のみ出力を発生するものとして話を進め
たが、例えば、Ｎ−２の時も出力するよう構成す
ることは可能であり、この場合にはクリア入力が
２クロツク分進んでしまつても、正しくカウント
を続けることができることは明らかである。この
量は実際の応用のさいに、クリア入力の予想され
る位相ずれより決定しうるものである。
又、本実施例においてはカウンタの値をリセツ
トするのにクリア端子にクリア入力を与えるとし
てきたが、カウンタの値を規正できる方法であれ
ば他の方法を用いてもよいことはいうまでもな
い。その他本発明についてはその範囲から逸脱す
ることなく種々の変更を加えて実施できることは
勿論である。
トするのにクリア端子にクリア入力を与えるとし
てきたが、カウンタの値を規正できる方法であれ
ば他の方法を用いてもよいことはいうまでもな
い。その他本発明についてはその範囲から逸脱す
ることなく種々の変更を加えて実施できることは
勿論である。
以上説明したように、本発明によれば、カウン
タとデコーダとANDゲート回路とORゲート回路
を前述したように組合せることにより、クリア入
力に位相ずれ（ジツタ）がある場合にも安定した
カウンタ回路を構成することができる。
タとデコーダとANDゲート回路とORゲート回路
を前述したように組合せることにより、クリア入
力に位相ずれ（ジツタ）がある場合にも安定した
カウンタ回路を構成することができる。
第１図は従来のカウンタ回路を示す図、第２図
は本発明による安定化カウンタ回路の一実施例を
示すブロツク構成図、第３図は第２図の説明に用
いる各部のタイミングを示す図である。 １，１１…カウンタ、１２，１３…デコード回
路（デコーダ）。
は本発明による安定化カウンタ回路の一実施例を
示すブロツク構成図、第３図は第２図の説明に用
いる各部のタイミングを示す図である。 １，１１…カウンタ、１２，１３…デコード回
路（デコーダ）。
Claims (1)
- １ パルスカウント回路において、カウント出力
をあらかじめ定められた数にてデコードする第１
のデコード回路と、該第１のデコード回路の出力
により外部からのカウント回路へのリセツト信号
を禁止する回路と、あらかじめ定められた数にて
デコードする第２のデコード回路と、該第２のデ
コード回路の出力にてカウント回路をリセツトす
る回路とを具備することを特徴とした安定化カウ
ント回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20113582A JPS5991730A (ja) | 1982-11-18 | 1982-11-18 | 安定化カウント回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20113582A JPS5991730A (ja) | 1982-11-18 | 1982-11-18 | 安定化カウント回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5991730A JPS5991730A (ja) | 1984-05-26 |
| JPS6366455B2 true JPS6366455B2 (ja) | 1988-12-20 |
Family
ID=16435980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20113582A Granted JPS5991730A (ja) | 1982-11-18 | 1982-11-18 | 安定化カウント回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5991730A (ja) |
-
1982
- 1982-11-18 JP JP20113582A patent/JPS5991730A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5991730A (ja) | 1984-05-26 |
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