JPS5820033A

JPS5820033A - 半導体集積回路

Info

Publication number: JPS5820033A
Application number: JP56118749A
Authority: JP
Inventors: Hiroshi Iwahashi; 岩橋　弘; Masamichi Asano; 正通浅野
Original assignee: Toshiba Corp; Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-07-29
Filing date: 1981-07-29
Publication date: 1983-02-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、特に電源電流の消費な低減する手段を備え
た半導体集積回路に関する。

半導体集積回路には、電源電流の消費を低減するためＪ
：、集積回路内の一部の回路プロラグが使用されていな
い時、その回路ブロックを電源供給を停止して非動作状
態にする手段を備えていることが多い。例えば、半導体
メモリには。

そのメモリチップが非置択状態の時Ｃ二、チップ内の回
路を、非動作状態にして電源電流の消費を低減するパワ
ーダウンモードの機能が設けられている。

このようなパワーダウンモードの機能！備えた集積回路
は、従来第１図（４）に示すように１例えば、電源間（
ｖＣと接地間〕にＭＯ８）クンジスタ１１〜ＩＪが直列
接続してなり、この例えばＮチャネルデプレッション型
Ｍ０８トランジスタである負荷用Ｍ０８トランジスタ（
以下負荷トランジスタと称する）１２と例えばＮチャネ
ルエンへンスメントｆｉＭＯ８）ランジスタである駆動
用ＭＯ８）ランジスタ（以下駆動トランジスタと称する
）１１によってインバータが構成され、負荷トランジス
タ１２のゲートと駆動トランジスタ１１のドレインが共
線接続され出力端子ム。となり、駆動トランジスタ１１
のゲートには、入力信号１Ｍが供給される。そして、上
記例えばＮチャネルデプレッション型のＭＯ８）ランジ
スタＩｌｖ介して電１１ｊ　Ｖ　ｃが負荷トランジスタ
１２へ供給され、この電源供給制御用ＭＯ８）ランジス
タ（以下制御トランジスタと称する）１１は、パワーダ
ウンモード信号ＦＤによってゲート制御される。このパ
ワーダウンモード信号ＦＤは、信号ＦＤの反転信号でパ
ワーダウン時、すなわち上記インバータを非動作状態に
して電源電流の消費の低減を行う場合に「０」となり、
パワーダウン解除時には「１」となる信号である。さら
に躯勤トランジスタ１１と並列で、出力端子ム−と接地
間に制御用ＭＯ８）ランジスタ１４が設けられ、この制
御トランジスタ１４はパワーダウンモード信号ＰＤによ
ってゲート制御される例えばＮチャネルエンへンスメン
）ｌ１ＭＯ８）ランジスタである。このパワーダウンモ
ード信号ＰＤは。

パワーダウン時にはｒｌ　Ｊ、パワーダウン解除時には
ｒＯＪとなる信号である。さらに、上記ＭＯ８）ランジ
スタ１１〜１４からなる回路と同様にＭ０８トランジス
タ１５〜１８からなる回路が設けられ、この駆動用Ｍ０
８トランジスタ１１は、上記インバータの出力端千人、
からの信号によってゲート制御さ籠る。また、制御用Ｍ
０８トランジスタＩｓ、ＩＩＩは、上記と同様に信号Ｐ
Ｄ、ＰＤによって、それぞれゲート制御される。

このような集積回路Ｃ：おいて、制御トランジスタ１１
が導通状態で、電源ｖｃが負荷トランジスタ１２へ供給
され、制御トランジスタ１４がカットオフの状態であれ
ば、入力信号ａ１に応じてその反転信号が出力端子Ａ、
に発生する。

このときパワーダウンモード信号ＰＤ、ＰＤはそれぞれ
ｒｌＪ、ｒＯＪである。そしてこの集積回路を非動作状
態にして、電源電流の消費の低減を行う場合には、信号
ＦＤ、ＦＤがそれぞれｒＯＪ、ｒｘＪとなり、制御トラ
ンジスタ１１ｖカツトオフに近い状態にして、また制御
トランジスタ１４をオン状態にする。このようにして、
負荷トランジスタ１２への電源Ｖｃの供給を停止し、出
力端子ム・。に発生する信号は制御トランジスタ１４を
介して接地へ流れる。

このとき、すなわちパワーダウン時、負荷トランジスタ
１２への電源Ｗｅの供給を完全口停止するには、制御ト
ランジスタ１１の閾値電圧Ｖｓｂ１．を「Ｏｖ」以上に
する必要があるが、その場合にはパワーダウン解除時、
すなわち集積回路の動作時において、トランジスタ１１
．１３からなるインバータの出力端子ム・に発生する「
１」レベルの信号が電源電圧Ｗｅまで上昇することなく
　、ｒＶｃ−ｖｔｈ、ｌＪのレベルまでしか達すること
がないため、集積回路の電源マージンが低下することシ
：なる。また、上記と逆に集積回路の動作時に、出力信
号のレベルをほぼ重置電圧ｖ６まで上昇させるために、
制御トランジスタ１１の閾値電圧ｖｔｋｔｔｔ’　ｒｏ
　Ｖ　Ｊ以下（デプレッション型トランジスタ）に設定
した場合には、パワーダウン時信号ＦＤが「０」になっ
ても、制御トランジスタ１１がカットオフしないで、負
荷トランジスタ１２に電流が供給され、電源電流の消費
の低゛減を妨げる不都合がある。さらに、制御トランジ
スタ１１の閾値電圧ｖｔｈ１．を負にした場合には、上
記の電源マージンの低下という様な欠点を解消できるが
。

パワーダウン時の制御トランジスタ１１を流れる電流（
ソースとドレイン間の電流）が、制御トランジスタ１１
の閾値電圧ＶｔｂＨまたはそのチャネルの長さに敏感に
反応するため、パワーダウン時の消費電流は大きなばら
つきを生じるなど不安定である。したがって、上記制御
トランジスタ１１の製造において閾値電圧ｖｔｈ、、ま
たはそのチャネルの長さの設定Ｃ二は、非常に注意を要
することになる。

また、上記の様に集積回路の電源電流の消費の低下な実
現する回路に対して、第１図＠）に示すように、インバ
ータを構成する駆動トランジスタＩ１．Ｉｆｌと接地間
に制御用ＭＯ８）ランジスタ２０が設けられ、この制御
トラレジスタ２０が上記パワーダウンモード信号ＦＤに
よってゲート制御される方式も提案されている。すなわ
ち、このような集積回路では、パワーダウン時に信号Ｆ
Ｄが「０」となり、制御トランジスタ、２０がカットオ
フすることによって、亨原電流の消費を低減することが
できる。しかしながら、このような方式では、パワーダ
ウン時に全回路点が「１」レベルに上昇し、パワーダウ
ン解除時（ＰＤは「１」となる）に、は、その電荷が放
電されるため、集積回路の基板と前記回路点の結合容量
によ・）基板電位は負の方向に押し下げられ、その基板
電位が変動することＣ：よって集積回路の動作に悪髭響
を与えることになる。また、パワーダウン解除時に信号
ＦＤの「０」から「ｌ」への変化に対して、制御トラン
ジスタ２０のドレイン電圧は、「ｌ」から「０」へ変化
する時間が生じることによって。

ミラーフィードバックキャパシタンスのためにパワーダ
ウンの解除速度が遅くなる欠点がある。

さらに、前記’Ｊ１１因因に示した方式であれば。

第１図（ｑに示すようにインバータ（ＭＯＳ）ランジス
タ１１．７３および１６．１１）１つおきに、制御トラ
ンジスタ１１．１４を接続すればよいが、上記８１図（
均に示す方式では、パワーダウン峙インバータの出力は
「１」レベルになるため、各インバータの全てに接続す
る必要がある。また制御トランジスタ２ｏのドレイン電
位を接地電位近くに保ち各インバータの動作に支障をき
たさない様にするためトランジスタ２０の駆動能力を大
きく設定する必要があるなど、集積回路のチップ面積が
大きくなる欠点が生じる。

この発明は、上記の事情Ｗ鑑みなされたもので、論理回
路を構成するＭ０８トランジスタ回路に対して、パワー
ダウンモード信号に応じて電源の供給ｔ−酬細し、電源
電流の消費の低下を確実に行ない、しかも正常な回路動
作状態において十分な電源マージンを得ることができる
半導体集積回路を提供することを目的とする。

以下図面を参照してこの発明の一実施１例について説明
する。第２図はその構成を示すもので。

１紀纂１図（４）に示すと同様の集積回路に対して。

パワーダウン時にパワーダウンモード信号ＦＤが「１」
のとき導通状態となる制御トランジスタ１４のソースＣ
：電圧Ｖａｏ１に供給する電圧発生回路２１が設けられ
る。この電圧発生回路２１は、電皺間（ｖｅおよび接地
間）にＭＯ８トランジスタ２２〜２４が直列接続してな
り。

このＭＯＳ）ランジスタ回路の中でＭＯ＆トランジスタ
２２はゲートおよびソース間が共通接続され、電源Ｖｃ
ｖＭＯ８）ランジスタ２３に供給する。このＭ０８トラ
ンジスタ２Ｓは、ゲートが接地されるかまたは上記パワ
ーダウンモード信号ＦＤによってゲート制卸され、その
ソースから電圧Ｖｓｏが発生する。このトランジスタ２
１のソースとＭ０８トランジスタ２４のドレインが共通
接続され、さらにこのトランジスタ２４は、そのゲート
とトランジスタ２２のソースが共通接続され、そのソー
スは接地される。

このような集積回路において、いま仮に回路を非動作状
態にして、パワーダウンを行う場合。

第２図に示すパワーダウンモード信号ＰＤ、ＰＤはそれ
ぞれｒＯＪ、ｒｌＪとなる。従って、制御トランジスタ
１４は、導通状態となり、電圧発生回路２１から発生す
る電圧ＶｓＯは、制御トランジスタ１４を介してインバ
ータの出力端子ＡＯｓすなわち負荷トランジスタ１２の
ソースに供給される。このとき、この電圧ＶｍＯは。

電圧発生回路２１において、まず電ｌ１ｌＩＮ１圧Ｖａ
がＭ０８トランジスタｚｘ、ｚｚを介して供給され１Ｍ
０８）ランジスタ２３がカットオフするまで上昇し、こ
のＭＯＳ）ランジスタ２３がカットオフするとＭ０８ト
ランジスタ２４のゲート電圧が急激に上昇する。したが
って、ＭＯ８トランジスタ２４はオン状態となり、上記
電圧ＶｍＯはトランジスタｊ！２．！８．１４の導通抵
抗の比口より一定に保持される。そして、この電圧ＶＩ
Ｑが負荷トランジスタ１２を介して制御トランジスタ１
１のソースに供給されることによって、上記信号ＰＤが
供給される制御トランジスタ１１のゲート電位は１等価
的に負になり、制御トランジスタ１１の閾値電圧Ｖｔｈ
。

が負の状態で、制−トランジスタ１１を確実にカットオ
フできる。すなわち、電圧発生回路２１のＭ０８トラン
ジスタ２３が制御トランジスタ１１と同じ一値電圧Ｖｔ
ｔｌｔｓｔ−有するトランジスタであり、そのソースに
発生する電圧Ｖｓｏはゲート電圧がｒＯＶＪの場合、上
記閾値電圧Ｖｔｈ、、の絶対値１　ｖｔｈ、、　ｌとほ
ぼ同値となる。またトランジスタ２４は１例えばトラン
ジスタ１ｓと同じ閾値電圧ン′もつエンへンスメント聾
で、トランジスタ２２はこの例ではデプレッション型で
あるが例えば単に抵抗であればよい。したがって、制御
トランジスタ１ノのソースに供給される上記電圧Ｖｓｏ
は、常にそのゲート電位（信号ＰＤ）より大きいため、
ゲート電位は等価的に負となり、しかも制御トランジス
タ１１の閾値電圧Ｖｔｈ、、に応じて電圧Ｖａｏが変化
し発生することになり、その閾値電圧Ｖ　ｔ　ｈ　１＊
の設定は比較的容具となる。なお。

この電圧Ｖｓｏは、ａ常第２図に示す次段のインバータ
の駆動トランジスタ１７の一値電圧ｖｔｈ、以下が望ま
しい。そして、パワーダウン解除時、すなわち集積回路
が動作する場合（信号ＰＤ、ＰＤはそれぞれｒｌＪ、ｒ
ＯＪ）Ｉ：は、創部トランジスタ１ノの閾値電圧Ｖｔｈ
１１が負であるため、インバータの出力信号がｒｌＪレ
ベルのとき、その電圧は十分１に＃ｌ電圧Ｖｃまで出力
され、電源マージンが低下することはない。なお、上記
集積回路において１次段のインバータ１ｋＩＩＩ成する
回路、すなわちＭＯＳ　）ランジスタ１５〜１８からな
る回路においても、パワーダウンモード信号ＰＤ、ＰＤ
に対する構成および動作は同核であるため、説明は省略
する。

なお、電圧発生回路２１においてトランジスタ２２を省
いて、トランジスタ２３のドレインを電源Ｖｃにトラン
ジスタ２４のゲートを、トランジスタ２４のドレイン、
すなわちトランジスタ２１のソースに接続してもよい。

こ一時、パワーダウンモードにおいて電圧Ｖｓｏはトラ
ンジスタ２４のドレインから出力され、その値は。

トランジスタ２Ｓの閾値電圧の絶対値Ｊｖｔｈ、□１カ
、トランジスタ２４の閾値電圧Ｖｔｈｆｆｉ、より小さ
ければ、電圧ＶＩＯはｌ　Ｖｔｈｅｍ　ｌになり、トラ
ンジスタ１１．ＩＢおよび２Ｊは、カットオフして、消
費電流はＯになる。一方、　１Ｖｔｈ、、ｌがｖｔｈ鵞
、より大きい場合でも、電圧ＶＩＯはｖｔｈ、４以下に
はならないので、従来と比較して消費電流は、はるかに
小さいものとなる。また、上記電圧発生回路２１のトラ
ンジスタ２３のゲート１二は、パワーダウン時に信号Ｐ
Ｌ）よりも高いレベルの信号が供給されてもよい。その
場合には電圧ＶｓＯのレベルも高くなり、制御トランジ
スタ１１．ノ５に流れる電流をよりカットできる。

第３図は、上記実施例において駆動トランジスタ１１．
１１および制御トランジスタ１４゜１　＃ｔ’ＭＯ８）
ランジスタ３１を介して接地した場合である。このＭＯ
Ｓ）ランジスタＳ１は。

パワーダウンモード信号Ｐ′ｏによってゲート制御され
、パワーダウン時、すなわち信号ＰＤが「０」のときは
カットオフとなり電圧発生回路２Ｉからの電圧ｖ１０は
制御トランジスタ１４゜１８へ供給される。また、パワ
ーダウン解除時。

すなわち信号ＰＤが「１」のときは、ＭＯＳ）ランジス
タＳ１はオン状態となり、上記電圧ＶｍＯは接地レベル
に保持される。このような集積回路においても、上記実
施例と同様の効果を得ることができる。なお、他の構成
および回路動作は上記第２図（二示す実施例と同様であ
るため、同一符号を付して説明は省略する。

ｖＩ４図は、上記第３図に示す実施例において。

パワーダウンモード信号ＰＤによってゲート制（社）さ
れる開開トランジスタ１４．Ｉａｆ省略した場合である
。この場合において、上記実施例と同様の効果を得るこ
とができる。また、前記第１図（ロ）に示す集積回路と
比較した場合、パワーダウン時には制御トランジスタ１
１．１５によって電源ＶＣの供給が完全に停止できるた
め。

各回路点電位はほとんど上昇すること１なく、パワーダ
ウン解除時に基板の電位変動も生ずることはない。なお
、他の回路構成および動作は同様であるため同一符号を
付して説明は省略する。

第５図（Ａ）　、　（Ｂ）は上記実施例において電圧Ｖ
ｓ。

を発生する電圧発生回路２１の他の実施例である。まず
第５図（６）に示すように、ＭＯＩ９）ランジスタ２２
のドレインに電＠　Ｖ　ｃが直接供給される代りに１例
えばＮチャネルエンノ）ンスメント型であるＭＯＳ）ク
ンジスタ５１を介して電源ｖｃが供給される場合である
。このＭＯＳ）ランジメタ５ノは、パワーダウンモード
信号ＰＤによってゲート制御され、パワーダウン解除時
に信号ＰＤが「０」になることによってＭＯＳ）ランジ
スタ５１はカットオフされる。

したがって、集積回路が正常動作時には、電圧発生回路
の電源電流の消費を防ぐことができる。

さらに、第５図の）に示すように１Ｍ０８）ランジスタ
２２のソースから供給される電源Ｗｅを例えばＮチャネ
ルエン＾ンスメント型であるＭ０８トランジスタ５２を
介してＭＯＳ）ランジスタ２１゛のドレインに供給する
場合も上記と同様の効果がある。すなわち、ＭＯＳ）ラ
ンジスタ５２は、パワーダウンモード信号ＦＤによって
ゲート制御され、パワーダウン解除時に信号ＰＤが「０
」になることによってＭＯＳ）ランジスタ５１はカット
オフされる。また、第５図（〜、（Ｂ）に示すようＣ二
、ＭＯＳ）ランジスタ２３が、パワーダウンモード信号
ＰＤｇ二よってゲート制御されることによって１例えば
信号ＰＤの電位が上昇した場合でも、電圧Ｖｓｏの電位
をそれに応じて上昇することができる。もちろん第２図
の電圧発生回路２１分トランジスタ２３のゲートも信号
ＰＤであってもよい。したがって、集積回路の制御トラ
ンジスタ１１はパワーダウン時にゲート信号ＰＤの電位
が上昇した場−合でも確実Ｉ：カットオフされる。なお
。

他の回路−成および動作は上記実施例と同様であるため
説明は省略する。

第６図は、この発明を通常のバッファ回路６１に応用し
た回路例である。すなｉち、萌紀第２図に示す集積回路
（電圧発生回“路２１は省略）にバッファ回路ＩＩノを
付加した場合であり。

このバッファ回路６１は１１８間（Ｖｃおよび接地間）
に負荷および制御用Ｍ０８トランジスタ１１３と駆動ト
ランジスタ６３が直列接続してなり、このＭＯＳ）ラン
ジスタロ１．６１１はインバータの出力端子Ａ、、ム、
の出力信号Ｃ二よってそれぞれゲート制御される。さら
にこのＭＯ８トランジスタ６１．６１の共通＊読点であ
る出力端子ム電には、制御用ＭＯ８）ランジスタロ４を
介して電圧Ｖｓｏ（図示されていない電圧発生回路から
発生する）が供給され、この制御トランジスタ６４は、
パワーダウンモード信号ＰＤによってゲート制御される
０例えばＮチャネルエンへンスメント型Ｍｏａ）ランジ
スタである。

このようなバッファ回路ｌＪを付加した集積回路におい
ても、上巳実施例と同様に、パワーダウン時Ｉ：信号Ｆ
Ｄが「１」で、制御トランジスタ６４は導通状態と、な
り、電圧ｖ１０が出力端子ム、に供給される。したがっ
て１Ｍ０８）ランジスタロ２のソース電位が上昇するこ
とＣ；よって、負の閾値電圧を有するＭＯＳ）ランジス
タ５２をカットオフに近い状態にでき、電源ＶＣの消費
を低下させることができる。また。

パワーダウン解除時には、信号ＰＤが「０」で。

制御トランジスタ６４はカットオフされ、バッファ回路
６１は正常動作が行なわれる。

第７１ｇ（Ａ）、（Ｂ）は、上記第６図に示すバッファ
回路６１を付加した集積回路において、パワーダウン時
にＭ０８トランジスタ６４１に介して、−バッファ回路
６１の出力端子ム８に供給する電圧ＶｓＯの電圧発生回
路１１を示している。すなわち、第７図囚に示すように
、電圧発生回路２１のＭ０８トランジスタ２＃がバッフ
ァ回路６１０Ｍ０８トランジスタ６２のゲート信号によ
りゲート制御される場合である。このよう−な回路であ
れば１Ｍ０８）ランジスタロ２のゲート電位に応じた電
圧ＶＩＯを発生することができ。

パワーダウン時に、ＭＯ８）ランジス１タロ２のゲート
電位が比較的高い場合でも、ＭＯ８）ランジメタε２ｖ
確実にカットオフできる。また。

ｖｓ７図（司に示すように、電圧発生回路２１のＭ０８
トランジス、り２３のゲートには、上記バッファ回路６
１のＭＯ８）ランジスタロ２と同じ負の閾値電圧を有す
るＭＯ８）ランジスタ２１のソース電圧が供給される場
合である。このＭＯ８）ランジスタフ１は、ドレインに
電源ＶＣが供給され、ゲートは接地される。さらにその
ソースは、ＭＯ８）ランジスタフ２ｔ／介してかまたは
直接に接地される。このような、［圧発生回路２１では
、バッファ回路のＭＯ８）ランジスタロ２の閾値電圧の
絶対値とそのゲート電圧の和で決まる電圧Ｖａｏｙ確実
に発生することができ、この電圧ＶｓＯをパワーダウン
時にＭ０８トランジスタ６２のソースに供給することに
よって１Ｍ０８）ランジスタロ２を確実にカットオフす
ることができるものである。

第８図は、さらに上記実施例において、電圧ｖｓｏを発
生する電圧発生回路の他の回路例である。すなわち、こ
の電圧発生回路は１例えば前記８２図に示した集積回路
の制御トランジスタ１１と同じ負の閾値電圧を有するＭ
Ｏ８）ランジスタ８１を備え、このＭＯ８）ランジスタ
８１のドレインには電源Ｖｃが供給され、そのゲートは
接地されるかまたはパワーダウンモード信号ＰＤによっ
て制御される。さらにこのＭ０８）ランジスタ８１のソ
ースは、ＭＯ８）ランジスタ８２を介して接地、そのソ
ースには上記閾値電圧に応じた電圧ＶＲが発生する。そ
して、この電圧ＶＢは１Ｍ０８）ランジスタ８３〜１１
６．１１１１からなる公知の差動増幅回路８７の一方の
入力１呻子に供給される。この差動増幅回路８１の他方
の入力端子には１例えばｌ！ｕ記第２図に示す制御トラ
ンジスタ１４のソースと接続され、電圧Ｖｓｏが供給さ
れる。さらにこの差動増幅回路８１と接地間には、トラ
ンジスタ８９が設けられ、ＭＯ８）ランジスタ８９はパ
ワーダウンモード信号ＰＤによってゲート制御される。

そして、この差動増幅回路１８１と同様の差動増幅回路
９ｏが設けられ、どの増幅回路９０の一方の入力端子に
は、増幅回路８１の一方の出力信号Ｂ、が供給され、ま
たその他方の入力端子には、増幅回路８７の他方の出力
信号Ｂ、が供給される。さらにこの増幅回路９０の出力
信号Ｂ、がＭＯ８）ランジスタ９１のゲートｇ二供給さ
れ、このＭ０８トランジスタ９１のドレインは、上記増
幅回路８１の他方の入力、　端子に接続され、・そのソ
ースは接地される。

このような電圧発生回路において、いま仮Ｃ二ｌ紀第２
図に示す集積回路がパワーダウン時。

すなわち信号ＦＤ、ＦＤはそれぞれ「０」。

ｒｌＪであるとき、制御トランジスタ１１に信号ＦＤが
「０」であるにもかかわらず、リーク電流等によってそ
のソースの電位すなわち電圧ＶｍＯが電圧Ｖλよりも高
い場合、まず増幅回路８フｌ出力信号ＢｌｅＢｌはそれ
ぞれｒｌＪレベル、「０」レベルとなる。したがって増
幅回路９ｏの出力信号Ｂ、は「１」レベルとなり。

ＭＯ８）ランジスタ９１は低抵抗となり、電圧ＶｍＯは
Ｍｏ１ｄ）ランジメタ９ノと接地間からなる電流経路に
よって低下する。また、逆に電圧ＶｓＯが電圧ＶＲより
も低い場合には、増幅回路８１゜の出力信号ＢｌｅＢｌ
はそれぞれ「０」レベル、「１」レベルとなる。したが
って増幅回路９０の出力信号Ｂ・は「０」レベルとなり
。

Ｍ０８トランジスタ９１は高抵抗となり、電圧ＶｓＯは
上昇する。すなわち、この電圧発生回路によれば１例え
ば上記第２図に示す集積回路において、電圧ＶｉＯの電
位を常に制御トランジスタ１１等の閾値電圧に応じて調
整でき、遣切な電圧ＶｓＯを供給できることによって、
パワーダウン時に制御トランジスタ１１等を確実にカッ
トオフできる。なお、上記差動増幅回路８２゜９０は、
パワーダウンモード信号ＰＤに応じて動作することは、
当然である。

劾お、上記実施例において、パワーダウン時Ｃ：電圧Ｖ
　ｓ　Ｏｔ’　ｓ負荷ＭＯ８）？ｙ９Ｘ夕１２゜１６の
ソースに供給しているが、これＣ：限ることなく制御Ｍ
Ｏ８トランジスタ１１．ｉｓのソースに直接電圧Ｖ　ｓ
　ｏを供給してもよい。また。

パワーダウン時のパワーダウンモード信号ＰＤ。

ＰＤがそれぞれｒｌＪ、ｒＯＪである代りに。

それぞれが反転した信号ｒＯＪ、ｒｌＪでもよい。但し
その場合には、制御トランジスタ１１゜ｉｓ、ｘｘ、ａ
ｘ、ｙｘを正の閾値電圧を有するＰチャネルデプレツＶ
：ｉｙｆｉＭＯ８）ランジスタにして、また制御トラン
ジスタＪ　４　、　Ｉ　Ｊｔ。

５１．５２．６４をＰチャネルエンへンスメン）ｆｉＭ
Ｏ８）ランジスタにする必要がある。

以上詳述したように、この発明によれば論理回路ＶＷ成
するＭ０８トランジスタ回路に対して、パワーダウンモ
ード信号に応じて電源の供給を制御し、デプレツシ式ｙ
ｌｌ１ＭＯ８）ランジスタである制御用ＭＯ８）ランジ
スタの動作を安定にできることによって、パワーダウン
時には電源電流の消費を確実に低減させ、しかも正常な
回路動作状態において十分な電源マージンを得ることが
できる半導体集積回路を提供できる。

【図面の簡単な説明】

第１図囚〜（ｑは従来の半導体集積回路の構成図、第２
図はこの発明の一実施例に係る半導体集積回路の構成図
、第３図はこの発明の他の実施例に係る半導体集積回路
の構成図、第４図はこの発明のさらに他の実施例に係る
半導体集積回路の構成図、＠５図（６）、仰はこの発明
の半導体集積回路に係る電圧発生回路の他の実施例を説
明する構成図、第６図はこの発明に係る半導体集積回路
にバッファ回路を付加した場合の瞬成図、第７図に）、
（時は、上記第６図に係る半導体集積回路の他の実施例
を説明する回路図、第８図は、この発明の半導体集積回
路に係る電圧発生回路のさらＣ：他の実施例を説明する
回路図である。１１〜ａｔ１ｇｏ、ｚｚ〜２４．１１．５１゜Ｓｉ、６
２〜６４．”ｊ／１．ｆ１２．８１〜ａｔ。ＩＩｌ、８９．９１・・・Ｍ２Ｓ）ランジスタ、８１゜
９０・・・差動増幅回路。出−人代理人　弁３！！土　鈴江武彦１２　　　　　旬　ユ・−〇第３図第４図第５ｒｙＪ（Ａ）　　　　　　　　　　　　ＣＢ）第６図節

Claims

【特許請求の範囲】

（１）　　第１の入力信号によってゲート制御され。デプレツシ目ン型ＭＯ８）ランジスタである制御ＩＭＯ
８）ランジスタと、この制卸ＭＯ８トランジスタから直
接または負荷回路な介して電−が供給され、第２の入力
信号にゲート制御される駆動Ｍ０８トランジスタと、パ
ワーダウン時に上記側ｉ［１ＭＯ５）ランジスタのソー
スに少なくともそのゲート電圧以上の電圧を供給する手
段とを具備したことを特徴とする半導体集積回路。伐）　上記負荷回路は、デプレッションＩＪｉＭｏｓト
ランジスタであり、この閾値電圧の絶対値が上記側１１
Ｍ０８）ランジスタの閾値電圧の絶対値よりも大きいこ
とを特徴とする特許請求の範囲Ｉ１１項ｅ載の半導体集
積回路。