JPS58200567A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS58200567A JPS58200567A JP57083098A JP8309882A JPS58200567A JP S58200567 A JPS58200567 A JP S58200567A JP 57083098 A JP57083098 A JP 57083098A JP 8309882 A JP8309882 A JP 8309882A JP S58200567 A JPS58200567 A JP S58200567A
- Authority
- JP
- Japan
- Prior art keywords
- bonding pad
- output
- region
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
Landscapes
- Wire Bonding (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（８）発明の利用分野
本発明は、半導体集積回路装置、特に′ＴＴ Ｌ（Ｔｒ
ａｎｓ ｉｓ ｔｅｒ−Ｔｒａｎｓｉｓｔｅｒ−Ｌｏｇ
ｉｃ）を構成する半導体集積回路装置（以下ＴＴＬ−Ｉ
Ｃと呼ぶ）に関するものである。
ａｎｓ ｉｓ ｔｅｒ−Ｔｒａｎｓｉｓｔｅｒ−Ｌｏｇ
ｉｃ）を構成する半導体集積回路装置（以下ＴＴＬ−Ｉ
Ｃと呼ぶ）に関するものである。
（ｂｌ従来技術
従来、第１図のような出力回路を有するＴＴしＩＣに於
て、出力段として用いるトランジスタ素子Ｑ、は、第２
図および第３図に示すように、その素子上をグランド配
線（ＧＮＤ）や電源配線（ｖｃｏ）等を通過させるため
、出力トランジスタＱ。
て、出力段として用いるトランジスタ素子Ｑ、は、第２
図および第３図に示すように、その素子上をグランド配
線（ＧＮＤ）や電源配線（ｖｃｏ）等を通過させるため
、出力トランジスタＱ。
の上段にあるダーリントン回路（ＤＣ）のエミッタ端子
に接続するためのコレクタ端子１と、出方用ポンデイン
グパツド５に接続するためのコレクタ端子４０２つの同
電位コレクタ端子が必ｒとなる。しかも、第３図から明
らかなように、出力ボンディングパッドのための領域６
と、出方トランジスタの領域７とが各々別位置に存在す
る構造となりている。
に接続するためのコレクタ端子１と、出方用ポンデイン
グパツド５に接続するためのコレクタ端子４０２つの同
電位コレクタ端子が必ｒとなる。しかも、第３図から明
らかなように、出力ボンディングパッドのための領域６
と、出方トランジスタの領域７とが各々別位置に存在す
る構造となりている。
このようなこれまでのＴＴＬ−ＩＣでは半導体ペレット
上での素子Ｑ１が占有する領域が大きくなる構造である
ため、ペレットサイズが大きくなることが欠点である。
上での素子Ｑ１が占有する領域が大きくなる構造である
ため、ペレットサイズが大きくなることが欠点である。
本発明はこのような欠点をなくすため、不必要なスペー
スとなる部分をＱＩＪ除することによってチップサイズ
を小さくできるＴＴＬ−ＩＣの提供を目的とする。
スとなる部分をＱＩＪ除することによってチップサイズ
を小さくできるＴＴＬ−ＩＣの提供を目的とする。
本発明の要旨とするところは、半導体表面に形成された
出力トランジスタのコレクタ端子とポンデイングパツド
を一つの島領域内に形成することにより、半導体チップ
サイズの低減をはがることにある。
出力トランジスタのコレクタ端子とポンデイングパツド
を一つの島領域内に形成することにより、半導体チップ
サイズの低減をはがることにある。
以下、本発明を実施例に従って、その内容を具体的に説
明する。
明する。
第４図、第５図に示すように、ポンディングパッドとな
る部分の直下に出力トランジスタ素子Ｑ。
る部分の直下に出力トランジスタ素子Ｑ。
内部のＮ＋ ｍ込層８を延長し、ポンディングパッドと
トランジスタ素子の外周にアイソレージ■ン用Ｐ＋拡散
層９を形成し、同電位の一つの島領域を構成する。
トランジスタ素子の外周にアイソレージ■ン用Ｐ＋拡散
層９を形成し、同電位の一つの島領域を構成する。
この場合Ｎ＋塊込層８と同様、ポンディングパッド直下
までＮ＋拡散領域１０を広げ、ｒ厘込層８に接触させ、
素子内部抵抗分を減少させる。
までＮ＋拡散領域１０を広げ、ｒ厘込層８に接触させ、
素子内部抵抗分を減少させる。
また、コレクタ電極取り出し用虻拡散領域１１も同範囲
内に形成し、ＳｉＱ、ｌ［１２により絶縁させた状態で
ポンディングパッド配線を行なう位置にコンタクトホー
ルなあけてコレクタ端子とポンディングパッドとを共有
：したトランジスタ素子を形成する。
内に形成し、ＳｉＱ、ｌ［１２により絶縁させた状態で
ポンディングパッド配線を行なう位置にコンタクトホー
ルなあけてコレクタ端子とポンディングパッドとを共有
：したトランジスタ素子を形成する。
以上、実施例で述べた本発明によるＴＴＬ−ＩＣにおい
て、出力用ポンディングパッドは、トランジスタ素子の
コレクタ端子に生じる電圧を外部へ取り出すためのもの
であり、トランジスタ素子とポンディングパッドの電位
は常に等しい。
て、出力用ポンディングパッドは、トランジスタ素子の
コレクタ端子に生じる電圧を外部へ取り出すためのもの
であり、トランジスタ素子とポンディングパッドの電位
は常に等しい。
故に、ポンディングパッドとトランジスタ素子を別個の
島領域とする必要性は全くなく、これまでの半導体装置
で用いたレイプラトルールはこの発明の素子の場合には
不要となり、そのためペレットサイズを低減することが
可能となる。という効果が得られる。
島領域とする必要性は全くなく、これまでの半導体装置
で用いたレイプラトルールはこの発明の素子の場合には
不要となり、そのためペレットサイズを低減することが
可能となる。という効果が得られる。
本発明はこれ以外に変形例・応用例として、出力インパ
ークトランシスタ素子の面積が大きい素子を使用したバ
ッファ系や、出力趨子数が多いＴＴＬ−ＬＳＩ等に有効
である。
ークトランシスタ素子の面積が大きい素子を使用したバ
ッファ系や、出力趨子数が多いＴＴＬ−ＬＳＩ等に有効
である。
第１図は、ＴＴＬ−１ｃの出力回路図である。
＃！２図は、第１図の出力回路中の出力トランジンタＱ
、を構成する従来の半導体集積回路装置の一部を示す部
分平面図である。 第３図は、第２図に示した半導体集積回路装置のｈ−Ａ
切断断面図である。 第４図は、出力トランジスタＱ１を構成する本発明の半
導体集積回路装置の一部を示す部分平面図である。 第５図は、第４図に示した半導体集積回路装置のＢ −
Ｂ’切断断面図である。 １・・・コレクタ端子、２・・・ベース端子、３・・・
エミッタ端子、４・・・コレクタ端子、５・・・出力用
ポンディングパッド、６・・・出力用ポンディングパッ
ドのための領域、７・・・出力トランジスタ領域、８・
・・Ｎ＋埋込層、９・・・アイソレージｌン用Ｐ＋拡散
層、ｌＯ・・・虻拡散領域、１１・・・コレクタ電極取
り出し用Ｎ＋拡散層、１２・・・ＳｉＯ意属。 代理人 弁理士 薄 １）利 幸 第 １ 図 Ｌ−−０，−」
、を構成する従来の半導体集積回路装置の一部を示す部
分平面図である。 第３図は、第２図に示した半導体集積回路装置のｈ−Ａ
切断断面図である。 第４図は、出力トランジスタＱ１を構成する本発明の半
導体集積回路装置の一部を示す部分平面図である。 第５図は、第４図に示した半導体集積回路装置のＢ −
Ｂ’切断断面図である。 １・・・コレクタ端子、２・・・ベース端子、３・・・
エミッタ端子、４・・・コレクタ端子、５・・・出力用
ポンディングパッド、６・・・出力用ポンディングパッ
ドのための領域、７・・・出力トランジスタ領域、８・
・・Ｎ＋埋込層、９・・・アイソレージｌン用Ｐ＋拡散
層、ｌＯ・・・虻拡散領域、１１・・・コレクタ電極取
り出し用Ｎ＋拡散層、１２・・・ＳｉＯ意属。 代理人 弁理士 薄 １）利 幸 第 １ 図 Ｌ−−０，−」
Claims (1)
- 半導体基体表面に形成された一つの島（領域）内に出力
用トランジスタが構成され、その島（領域）上にそのト
ランジスタの所定領域に電気的に接続される出力用ポン
デイングパツドが設けられていることを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083098A JPS58200567A (ja) | 1982-05-19 | 1982-05-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57083098A JPS58200567A (ja) | 1982-05-19 | 1982-05-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200567A true JPS58200567A (ja) | 1983-11-22 |
Family
ID=13792705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57083098A Pending JPS58200567A (ja) | 1982-05-19 | 1982-05-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200567A (ja) |
-
1982
- 1982-05-19 JP JP57083098A patent/JPS58200567A/ja active Pending
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