JPS5820145B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS5820145B2
JPS5820145B2 JP55145792A JP14579280A JPS5820145B2 JP S5820145 B2 JPS5820145 B2 JP S5820145B2 JP 55145792 A JP55145792 A JP 55145792A JP 14579280 A JP14579280 A JP 14579280A JP S5820145 B2 JPS5820145 B2 JP S5820145B2
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JP
Japan
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layer
integrated circuit
semiconductor integrated
circuit device
type
Prior art date
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JP55145792A
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JPS56153760A (en
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重雄 石井
範夫 安済
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0163—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including enhancement-mode IGFETs and depletion-mode IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は半導体集積回路装置、例えばエンノ・ンスメン
トモードＭＯ８ＦＥＴとデプレッションタイプＭＯ８Ｆ
ＥＴとを同一半導体基板に形成した半導体集積回路装置
（Ｅ／ＤタイプＭＯ８ＩＣ）装置に関する。
本発明の目的はゲート電極の絶縁性を保持して不良率を
低減し、信頼性の高い高品質の半導体集積回路装置を提
供することにある。
以下シリコンゲート型Ｅ／ＤタイプＭＯ８ＩＣを例にと
って詳細に説明する。
まず基体となる結晶軸（１１１）で比抵抗５〜８Ωぼ程
度のＮ型半導体１の表面に１．２〜１．４μ程度の５ｉ
０２よりなる絶縁物層２を形成し、つぎに抵抗Ｅタイプ
ＭＯ８ＦＥＴおよび０２４１ＭＯ８ＦＥＴを形成すべき
部分の絶縁物層２をエッチ除去し、さらにＥタイプＭＯ
８ＦＥＴのゲート用として１４００Ｘ程度のＳｉＯ□層
２Ｅ全２Ｅする（第１図参照）。
つぎにＭＯＳを形成すべき部分のＳｉＯ２の表面をエッ
チして１２５０人程度の５ｉ０２層２Ｄを形成し、さら
に抵抗を形成すべき部分の５ｉ０２の表面をエッチして
１１００人程度の５ｉ０２層２Ｒを形成する（第２図参
照）。
つぎに上記５ｉ０２層２，２Ｄ、２Ｅ、２Ｒ上全面に多
結晶シリコン層３を０．５μ程度形成し、ＭＯＳＦＥＴ
のゲート電極となるべき部分および抵抗となるべき部分
配線となるべき部分以外を除去し、そのシリコン層をマ
スクとして５ｉ０２表面をエッチし、薄い８１０２層２
Ｅ、２Ｄおよび２Ｒ部下の半導体基体を露出させ、該露
出部に対し、ソース・ドレイン電極取り出し用および抵
抗電極取出し用Ｐ型拡散層４を厚いＳｉＯ□および薄い
５ｉ０２とシリコン層３をマスクとして形成する（第３
図参照）このとき多結晶シリコン中にアクセプタ不純物
がドープされた状態となっている。
つぎに水蒸気を含む酸素雰囲気中にて９４０℃程度で３
０分間程度加熱するとチャンネルの導電度が制御される
。
かかる現象は水蒸気を含む酸素雰囲気中では５ｉ０２に
対するボロンの拡散が著しく大きくなり上述の低温でも
充分な拡散を行なうことができ、それによって上記多結
晶シリコン層３中にドープされたアクセプタ不純物を薄
い５ｉｎ２２Ｅ、２Ｄ、２Ｒを通して半導体基体表面に
拡散するために５ｉ０２層２Ｅ下のしきい値電圧は約−
１，０Ｖ程度、５ｉ０２層２Ｄ下のしきい値電圧は約＋
１．０ｖ程度、さらに５ｉ０２層２Ｒ下のしきい値電圧
は＋３．０ｖ程度となるものと考えられる。
このとき上記結晶シリコン層３表面が酸化されＳｉＯ２
層５となり不導体化されるから、その周辺部の突起形状
に基ずく放電短絡等の問題も解決できる。
また、そのＳｉＯ２層５はち密な膜であるため後述する
ケミカルペイノく−デイポジション法により形成したＳ
ｉＯ□層（多孔性でピンホールが生じやすい）にピンホ
ールがあっても確実に絶縁性を保持してくれる。
つぎに一般のＳｉゲート型ＭＯ８ＩＣの製作と同様、ケ
ミカルペイノく−デポジション法すなわち外部から沈着
する方法によりＳｉＯ２層６を形成し、その後電極数り
出し部に孔を形成し、電極ないし配線層７を形成する。
以上本発明をＥ／ＤタイプＭＯＳ Ｉ Ｃの製作を例に
とって説明したが、その他少なくとも２個所において互
に特性の異なる半導体層を必要とする半導体装置の製作
全てに利用することができる。
丑だ上記例において用いたＳｉＯ２にかえ他の絶縁物を
、また多結晶シリコンにかえ他の金属まだは半導体等を
利用することもできる。
【図面の簡単な説明】
第１図ないし第５図は本発明に係るＥ／ＤタイプＭＯ８
ＩＣを製作する場合の各工程におけるＭＯ８ＩＣの断面
図である。 １・・・Ｎ型半導体、２・・・ＳｉＯ２よりなる絶縁物
層、３・・・多結晶シリコン層、４・・・Ｐ型拡散層、
５，６・・・ＳｉＯ２層、７・・・電極ないし配線。

Claims (1)

    【特許請求の範囲】
  1. １ 一つの半導体基板に形成された互いに異なるしきい
    値電圧を有する複数のＭＯＳＦＥＴを有し、それぞれの
    ＭＯＳＦＥＴの電極表面はその電極を酸化することによ
    って形成された第１の絶縁膜および外部から沈着した第
    ２の絶縁膜によって覆われていることを特徴とする半導
    体集積回路装置。
JP55145792A 1980-10-20 1980-10-20 半導体集積回路装置 Expired JPS5820145B2 (ja)

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