JPH0247853B2 - - Google Patents
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- Publication number
- JPH0247853B2 JPH0247853B2 JP57052775A JP5277582A JPH0247853B2 JP H0247853 B2 JPH0247853 B2 JP H0247853B2 JP 57052775 A JP57052775 A JP 57052775A JP 5277582 A JP5277582 A JP 5277582A JP H0247853 B2 JPH0247853 B2 JP H0247853B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive film
- conductivity type
- window
- base region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置およびその製造方法に関
し、特にバイポーラトランジスタ形集積回路装置
に応用される構造とその製法に関する。
し、特にバイポーラトランジスタ形集積回路装置
に応用される構造とその製法に関する。
(b) 従来技術と問題点
従来のバイポーラトランジスタは、その断面構
造が第１図に示されているように半導体基板１上
にベース領域２およびエミツタ領域３を設け、そ
の上に形成した二酸化シリコン（SiO2）膜４に
窓あけして、ベース電極５およびエミツタ電極６
が形成される。一方、MOSトランジスタはゲー
ト電極を設けて、セルフアライン（自己整合）に
よつて形成する方法が汎用されており、小型化・
高密度化が容易で、LSI，VLSIは殆んどMOS形
素子で形成されるといつてよい。そのため、バイ
ポーラトランジスタも高密度化の検討がなされて
おり、多種提案されているが、MOSトランジス
タに対抗しうる方法は未だ開発に至つていない。
同一形状なれば基本的には、バイポーラトランジ
スタはすぐれた周波数特性・スイツチング特性が
えられる筈である。
造が第１図に示されているように半導体基板１上
にベース領域２およびエミツタ領域３を設け、そ
の上に形成した二酸化シリコン（SiO2）膜４に
窓あけして、ベース電極５およびエミツタ電極６
が形成される。一方、MOSトランジスタはゲー
ト電極を設けて、セルフアライン（自己整合）に
よつて形成する方法が汎用されており、小型化・
高密度化が容易で、LSI，VLSIは殆んどMOS形
素子で形成されるといつてよい。そのため、バイ
ポーラトランジスタも高密度化の検討がなされて
おり、多種提案されているが、MOSトランジス
タに対抗しうる方法は未だ開発に至つていない。
同一形状なれば基本的には、バイポーラトランジ
スタはすぐれた周波数特性・スイツチング特性が
えられる筈である。
(c) 発明の目的
本発明はこのようなバイポーラトランジスタに
おいて、その形状を極めて小型化して、動作速度
を速くすることを目的とした半導体装置およびそ
の製法を提案するものである。
おいて、その形状を極めて小型化して、動作速度
を速くすることを目的とした半導体装置およびそ
の製法を提案するものである。
(d) 発明の構成
その目的は、ベース領域に接する一導電型不純
物ドープの高融点メタルシリサイドからなり窓を
設けた導電膜と、該導電膜の窓部においてエミツ
タ領域と接し、且つ該導電膜表面酸化の絶縁膜を
介して上記導電膜上に延在する第２の導電膜とが
設けられた半導体装置と、半導体基板上に一導電
型不純物ドープの高融点メタルシリサイドからな
り窓を設けた導電膜を形成し、熱酸化により表面
に絶縁膜を形成する工程と、上記導電膜より該半
導体基板に該一導電型不純物を導入してベース領
域の周囲部分を形成する工程と、上記導電膜をマ
スクとして、該導電膜に設けた窓より一導電型不
純物および反対導電型不純物を導入し、ベース領
域の中心部分およびエミツタ領域を形成する工程
とが含まれてなる製造方法によつて達成すること
ができる。
物ドープの高融点メタルシリサイドからなり窓を
設けた導電膜と、該導電膜の窓部においてエミツ
タ領域と接し、且つ該導電膜表面酸化の絶縁膜を
介して上記導電膜上に延在する第２の導電膜とが
設けられた半導体装置と、半導体基板上に一導電
型不純物ドープの高融点メタルシリサイドからな
り窓を設けた導電膜を形成し、熱酸化により表面
に絶縁膜を形成する工程と、上記導電膜より該半
導体基板に該一導電型不純物を導入してベース領
域の周囲部分を形成する工程と、上記導電膜をマ
スクとして、該導電膜に設けた窓より一導電型不
純物および反対導電型不純物を導入し、ベース領
域の中心部分およびエミツタ領域を形成する工程
とが含まれてなる製造方法によつて達成すること
ができる。
(e) 発明の実施例
第２図は本発明にかゝる半導体装置の一実施例
の断面構造図を示しており、モリブデンシリサイ
ド膜７からなり窓を設けたベース導電膜によつて
ベース領域２の周囲部分が形成され、表面酸化に
よる絶縁膜８を介して、上記窓部にエミツタ導電
膜９が形成され、その直下にベース領域２の中心
部分と、エミツタ領域３とが形成された構造であ
る。
の断面構造図を示しており、モリブデンシリサイ
ド膜７からなり窓を設けたベース導電膜によつて
ベース領域２の周囲部分が形成され、表面酸化に
よる絶縁膜８を介して、上記窓部にエミツタ導電
膜９が形成され、その直下にベース領域２の中心
部分と、エミツタ領域３とが形成された構造であ
る。
その製造方法を説明すると第３図ないし第６図
は本発明にかゝる製法の工程順断面図を示す。先
づ、第３図に示すようにＰ型半導体基板１１上に
高温酸化して膜厚1μｍ程度のSiO2膜１２からな
るフイールド絶縁膜を形成する。次いで、第３図
に示すようにその表面にスパツタ法により膜厚
3000Åのモリブデンシリサイド（MoSi2）膜１３
を被着し、リソグラフイ技術を用いて、パターン
ニングしてエミツタ領域のみ露出させる。MoSi2
膜１３は高濃度に燐を含有させた膜とする。
は本発明にかゝる製法の工程順断面図を示す。先
づ、第３図に示すようにＰ型半導体基板１１上に
高温酸化して膜厚1μｍ程度のSiO2膜１２からな
るフイールド絶縁膜を形成する。次いで、第３図
に示すようにその表面にスパツタ法により膜厚
3000Åのモリブデンシリサイド（MoSi2）膜１３
を被着し、リソグラフイ技術を用いて、パターン
ニングしてエミツタ領域のみ露出させる。MoSi2
膜１３は高濃度に燐を含有させた膜とする。
次いで、第５図に示すように700℃の加湿酸素
気流中で100分間処理すれば、燐をドープした
MoSi2膜１３の表面が酸化されて、膜厚2000Å程
度のSiO2膜１４が形成され、次に上面から燐イ
オンを注入し、更に硼素イオンを注入する。燐イ
オンは加速電圧100KeV、ドーズ量１×1012／cm2、
硼素イオンは加速電圧40KeV、ドーズ量１×
1015／cm2程度にする。尚、第７図は700℃、加湿
酸素気流中でのドープMoSi2膜表面のSiO2膜厚と
処理時間との関係図表であり、線がドープ
MoSi2膜上のSiO2膜のそれらの関係を示す。
気流中で100分間処理すれば、燐をドープした
MoSi2膜１３の表面が酸化されて、膜厚2000Å程
度のSiO2膜１４が形成され、次に上面から燐イ
オンを注入し、更に硼素イオンを注入する。燐イ
オンは加速電圧100KeV、ドーズ量１×1012／cm2、
硼素イオンは加速電圧40KeV、ドーズ量１×
1015／cm2程度にする。尚、第７図は700℃、加湿
酸素気流中でのドープMoSi2膜表面のSiO2膜厚と
処理時間との関係図表であり、線がドープ
MoSi2膜上のSiO2膜のそれらの関係を示す。
次いで、第６図に示すように900〜1000℃の高
温度で熱処理して、上記のイオン注入によるｎ型
ベース領域１５とP+型エミツタ領域１６とを画
定し、且つ燐ドープMoSi2膜からの拡散によりそ
の周囲にｎ型ベース領域１７を形成し、エミツタ
領域１６は完全にベース領域で取り囲ませる。ベ
ース領域１７はその形成方法からしてMoSi2膜と
の接合抵抗が極めて低いものとなる。以降はエミ
ツタ電極を公知の方法で形成して素子を完成し、
MoSi2膜はベース電極に利用する。
温度で熱処理して、上記のイオン注入によるｎ型
ベース領域１５とP+型エミツタ領域１６とを画
定し、且つ燐ドープMoSi2膜からの拡散によりそ
の周囲にｎ型ベース領域１７を形成し、エミツタ
領域１６は完全にベース領域で取り囲ませる。ベ
ース領域１７はその形成方法からしてMoSi2膜と
の接合抵抗が極めて低いものとなる。以降はエミ
ツタ電極を公知の方法で形成して素子を完成し、
MoSi2膜はベース電極に利用する。
次に、第８図ないし第１０図は本発明にかゝる
他の実施例を示す工程順断面図である。第８図
は、前記実施例における工程順と同様にして、燐
をドープしたMoSi2膜１３を被着してパターンニ
ングし、700℃で加湿酸化して、その表面にSiO2
膜１４を形成した工程断面図である。次いで、弗
酸溶液によつて数10秒エツチングし、表層の
SiO2膜を除去するが、これはエミツタを形成せ
んとする基板露出面上のSiO2膜をエツチング除
去する目的であり、その膜厚は300Å程度である
から、MoSi2膜１３上の膜厚2000ÅのSiO2膜１４
と比べると充分に薄いため、全面のSiO2膜をエ
ツチングしても露出面のSiO2膜を除去し、MoSi2
膜上のSiO2膜１４を残存させることができる。
第７図に示す線はシリコン基板上のSiO2膜の
生成膜厚と処理時間との関係を示し、線と比較
すれば、その差は明かで、このようにドープ
MoSi2膜は酸化されやすくて、基板は酸化されに
くい。
他の実施例を示す工程順断面図である。第８図
は、前記実施例における工程順と同様にして、燐
をドープしたMoSi2膜１３を被着してパターンニ
ングし、700℃で加湿酸化して、その表面にSiO2
膜１４を形成した工程断面図である。次いで、弗
酸溶液によつて数10秒エツチングし、表層の
SiO2膜を除去するが、これはエミツタを形成せ
んとする基板露出面上のSiO2膜をエツチング除
去する目的であり、その膜厚は300Å程度である
から、MoSi2膜１３上の膜厚2000ÅのSiO2膜１４
と比べると充分に薄いため、全面のSiO2膜をエ
ツチングしても露出面のSiO2膜を除去し、MoSi2
膜上のSiO2膜１４を残存させることができる。
第７図に示す線はシリコン基板上のSiO2膜の
生成膜厚と処理時間との関係を示し、線と比較
すれば、その差は明かで、このようにドープ
MoSi2膜は酸化されやすくて、基板は酸化されに
くい。
次いで、第９図に示すように、その上面に燐と
硼素との双方を含んだMoSi2膜１８をスパツタ法
で被着し、リソグラフイ技術を用いて、パターン
ニングしてエミツタ電極形状にする。次いで、
1000℃、20分間熱処理すると、第１０図に示すよ
うに、MoSi2膜１３より燐が拡散して周囲にｎ型
ベース領域１９を形成し、MoSi2膜１８より硼素
を拡散してP+型エミツタ領域２０を形成すると
共に燐を拡散して、その下層にｎ型ベース領域２
１を形成する。このように都合良くベース領域が
形成されるが、これは拡散係数が相異しているか
らで、上記のように1000℃、20分処理では、燐は
0.6〜0.7μｍ程度まで拡散し、硼素は0.4μｍ程度の
拡散層が形成される。したがつて、約2000Åのベ
ース幅を形成することができる。かくして、
MoSi2膜はそのまゝエミツタ電極として利用され
る。
硼素との双方を含んだMoSi2膜１８をスパツタ法
で被着し、リソグラフイ技術を用いて、パターン
ニングしてエミツタ電極形状にする。次いで、
1000℃、20分間熱処理すると、第１０図に示すよ
うに、MoSi2膜１３より燐が拡散して周囲にｎ型
ベース領域１９を形成し、MoSi2膜１８より硼素
を拡散してP+型エミツタ領域２０を形成すると
共に燐を拡散して、その下層にｎ型ベース領域２
１を形成する。このように都合良くベース領域が
形成されるが、これは拡散係数が相異しているか
らで、上記のように1000℃、20分処理では、燐は
0.6〜0.7μｍ程度まで拡散し、硼素は0.4μｍ程度の
拡散層が形成される。したがつて、約2000Åのベ
ース幅を形成することができる。かくして、
MoSi2膜はそのまゝエミツタ電極として利用され
る。
これらの実施例のように形成すれば、ベース電
極はMoSi2膜１３をそのまゝ利用し、エミツタ電
極とベース電極とは膜厚2000Å前後のSiO2膜１
４で絶縁されているから、極めて高密度化された
素子となり、これ以上の小型化は難しい形状で、
現状のパターン精度では、そのバイポーラトラン
ジスタを２〜3μｍ角の面積内に形成することが
できる。
極はMoSi2膜１３をそのまゝ利用し、エミツタ電
極とベース電極とは膜厚2000Å前後のSiO2膜１
４で絶縁されているから、極めて高密度化された
素子となり、これ以上の小型化は難しい形状で、
現状のパターン精度では、そのバイポーラトラン
ジスタを２〜3μｍ角の面積内に形成することが
できる。
(f) 発明の効果
以上の説明から判るように、本発明はセルフア
ラインによつてバイポーラ素子を形成する製造方
法で、このようにすれば極度に高集積化されて、
極めて高速化された半導体装置がえられるもので
ある。
ラインによつてバイポーラ素子を形成する製造方
法で、このようにすれば極度に高集積化されて、
極めて高速化された半導体装置がえられるもので
ある。
第１図は従来のバイポーラトランジスタの構造
断面図、第２図は本発明にかゝる半導体装置の構
造断面図、第３図ないし第６図及び第８図ないし
第１０図は本発明にかゝる製造方法の工程順断面
図、第７図はSiO2膜の生成膜厚と熱処理時間と
の関係図表である。 図中、１，１１は半導体基板、２，１５，１
７，１９，２１はベース領域、３，１６，２０は
エミツタ領域、４，１２，１４はSiO2膜、１３，
１８はMoSi2膜を示す。
断面図、第２図は本発明にかゝる半導体装置の構
造断面図、第３図ないし第６図及び第８図ないし
第１０図は本発明にかゝる製造方法の工程順断面
図、第７図はSiO2膜の生成膜厚と熱処理時間と
の関係図表である。 図中、１，１１は半導体基板、２，１５，１
７，１９，２１はベース領域、３，１６，２０は
エミツタ領域、４，１２，１４はSiO2膜、１３，
１８はMoSi2膜を示す。
Claims (1)
- 【特許請求の範囲】 １ ベース領域に接する一導電型不純物ドープの
高融点メタルシリサイドからなり窓を設けた導電
膜と、該導電膜の窓部においてエミツタ領域と接
し、且つ該導電膜表面酸化の絶縁膜を介して上記
導電膜上に延在する第２の導電膜とが設けられた
ことを特徴とする半導体装置。 ２ 半導体基板上に一導電型不純物ドープの高融
点メタルシリサイドからなり窓を設けた導電膜を
形成し、熱酸化により表面に絶縁膜を形成する工
程と、上記導電膜より該半導体基板に該一導電型
不純物を導入してベース領域の周囲部分を形成す
る工程と、上記導電膜をマスクとして、該導電膜
に設けた窓より一導電形不純物および反対導電型
不純物を導入し、ベース領域の中心部分およびエ
ミツタ領域を形成する工程とが含まれてなること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052775A JPS58169971A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052775A JPS58169971A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169971A JPS58169971A (ja) | 1983-10-06 |
| JPH0247853B2 true JPH0247853B2 (ja) | 1990-10-23 |
Family
ID=12924230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052775A Granted JPS58169971A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169971A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3230050A1 (de) * | 1982-08-12 | 1984-02-16 | Siemens AG, 1000 Berlin und 8000 München | Integrierte halbleiterschaltung mit bipolaren bauelementen und verfahren zur herstellung derselben |
| US5077227A (en) * | 1986-06-03 | 1991-12-31 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2692292B2 (ja) * | 1989-09-02 | 1997-12-17 | 富士電機株式会社 | 集積回路装置用縦形バイポーラトランジスタ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690561A (en) * | 1979-12-22 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5735370A (en) * | 1980-08-12 | 1982-02-25 | Nec Corp | Semiconductor device |
| JPS5843573A (ja) * | 1981-09-08 | 1983-03-14 | Matsushita Electric Ind Co Ltd | バイポ−ラトランジスタ |
| JPS58142573A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体集積回路およびその製造方法 |
-
1982
- 1982-03-30 JP JP57052775A patent/JPS58169971A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169971A (ja) | 1983-10-06 |
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