JPS62501111A - 半導体装置および配置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 半導体装置および配置 この発明は、第１の導電型の高ドープ材料の１以上の領域が第２の導電型の材料 のウェル内埋設されて、前記ウェルと前記領域との間で電流の流れることができ るようにされた半導体装置に関するものである。

そのような半導体装ばは（Ｅ　Ｅ　Ｅ　Ｔ　ｒａｎｓａｃＨｏｎｓ　ｏｎＥ　＋ ｅｃｔｒｏｎｉｃ　Ｄ　ｅｖｉｃｅｓ　Ｅ　Ｄ　”　２７Ｗ、第２号、１９８０ 年２月、３８０〜３８７頁のＪ、Ｄ、Ｐ　ｌ　ｕｍｍｅ　ｒ外の論文：絶縁ゲー トプレーナザイリスク：■構造および基本動作、特に第１１図に記載されている 。

この従来知られた装置はＰＮＰトランジスタおよびＮＰＮトランジスタから構成 され、それらのトランジスタのエミッタを構成する端子で相互に接続され、ＮＰ ＮＩ−ランリスクのベース−エミッタ接合はターン・オフ１閘ＯＳトランジスタ およびいわゆるビンチド・トリガー抵抗によって並列分路が与えられている。Ｐ ＮＰトランジスタのコレクタ、ＮＰＮトランジスタのベースおよびＰＭＯＳトラ ンジスタのソースはＰ型材料よりなる前述のウェルによって構成され、ＮＰＮト ランジスタのエミッタは高ドープ濃度のＮ型材料、すなわちＮ±材斜よりなる上 述の領域によって構成されている。

この従来知られた装置では、サイリスタをオフに切替えるように導電状態にされ るＰＭＯ８Ｉ−ランリスクにおいては電流はＮ子材料の領域の下のＰ型ウェルか らＰＭＯＳトランジスタのチャンネルおよびドレインへ、すなわちＰＮＰｔ−ラ ンリスクのコレクタとＮＰＮＩ−ランリスクのベースおよびＰＭＯ３Ｉ−ランリ スクのソースとの共通接続点からこのＰＭＯ８ｌ−ランリスクのチャンネルおよ びドレインへ流れる。

このＰＭＯＳトランジスタによってＭＫされることのできる電流は、Ｐ！８！ウ ェルがＦ）ＭＯＳ　トランジスタのソースと直列に接続された比較的高い抵抗を 有しているため減少する。

この発明の目的は、前記形式の半導体装置であるが、前記のような欠点のない、 すなわち、より大きな電流が切替えられ、或いはターン・オフにされることがで きる半導体装置を提供することである。

この発明によれば、この目的は、前記ウェルにおいて前記領域が少なくとも部分 的に前記第２の導電型の高ドープ材料の領域によって囲まれ、前記ウェルと前記 領域との間で電流が流れることができるようにすることによって達成される。

この発明の別の特徴は、前記ウェルがＰ型材料で構成され、前記領域がＮ子材料 で構成され、前記帯域がＰ子材料で構成される点にある。

この発明のさらに別の特徴は、ＰＮＰＩ−ランリスクおよびＮＰＮＩ−ランリス クから構成され、それらのトランジスタのエミッタを構成する端子で相互に接続 され、ＮＰＮトランジスタのベース−エミッタ接合はターン・オフ装置によって 並列分路が与えられ、ＰＮＰトランジスタのコレクタとＮＰＮトランジスタのベ ース前記のウェルによって構成され、ＮＰＮトランジスタのエミッタは前記領域 によって構成されて、前記帯域は前記ターン・オフ装置の入力電極を構成してい るサイリスクを具備していることである。

ターン・オフ装置の入力電極が少なくとも部分的にＮ子材いることにより、ター ン・オフ装置の動作において電流はこのＮ＋領領域下のＰ−ウェルからこのＮ十 領域に隣接するＰ＋ウェルに流れる。

Ｐ＋ウェルの低い抵抗のために、ターン・オフ装置は大きな電流を遮断すること ができる。

この発明の別の特徴は、前記の帯域が前記領域を完全に囲んでいることである。

この発明の“装置のさらに別の特徴は、前記の帯域によってそれぞれ完全に囲ま れている複数の領域を具備していることである。

これらの場合において、依然として低い抵抗路がＰ−ウェルから出て行く電流に 対して形成され、それ故装置は依然として大きな電流を遮断することができる。

この発明の半導体装置の別の利点は前述のビンチド・トリガー抵抗を付加的に使 用する必要がないことである。

この発明のさらに別の特徴は、前記ターン・オフ装置ずＰＭＯ８ｌ−ランリスク によって構成されていることである。

この発明の装置の別の特徴はまた次の式が得られることである。

１＝０　、５　（ｂ１＋１　）／ＲＥ　（ｂｌ−１／ｂ２）ここで、　は前記Ｐ 　Ｍ　ＯＳ　Ｉ−ランリスクにより遮断できる最大電流であり、 ｂｌおよびｂ２はそれぞれ前記電流における前記ＰＮＰおよびＮ　Ｐ　Ｎ　トラ ンジスタの電流増幅率であり、［マＥは前記Ｐ　Ｎ　Ｐ　ｌ−ランリスクのコレ クタと、前記ＮＰＮ１〜ランジスタのベースと前記ＰＩＶＩＯ３Ｉ−ランジスタ のソース・ドレイン路との複合抵抗である。

この発明はまたターン・オン装置およびターン・オフ装置とＩ？Ａ同するサイリ スクスイッチをイｉする１以上の半導体装置を具備している半導体装置配置に関 するものである。

ぞのような半導体装置配置はすでにベルギー特許第８９７７７２＠明細占に記載 されている。

上］ホの、およびその他の特徴によって、この形式の半導体装置 集積された２個の同一の半導体装置を具備するように設計されている。この方形 の区域はそれぞれ両方の装置の部分を含む２涸の互いに入込んだ部分からなって いる。さらに説明すると、各装置のサイリスクスイッチを形成している２個のバ イポーラトランジスタのエミッタは別々の部分に属するＳ字状に入込んだ表面に よって構成され、これらの部分の残りの表面は実質上ターン・オフ装置によって 占められている。これは２個のバイポーラトランジスタのエミッタおよび各半導 体装置のターン・オフ装置の寸法が相互に依存していることを愚昧している。結 論として、それによって覆われる区域の杉状を同様に保持しながら現在ある装置 が変形されなければならないとき、各ターン・オフ装置が比較的高い電流を遮断 できろようにしな（プればならないために、このトランジスタの表面を対応して 大きくするには不充分である。事実この場合に、各半導体装置のバイポーラトラ ンジスタのエミッタの表面は増加し、同じことば前）ボの電流増幅率ｂ１．ｂ２ についても言える。それ故、遮断ざれることのできる電流Ｉは最後に示した公式 によって減少する。

この発明の別の目的は、上記の形式であるが、その部品がより独立して選択可能 な半導体装置配置を１２供することである。

この発明によれば、この目的は、各装置において、前記サイリスクスイッチおよ び前記ターン・オン装置が第１の絶縁分離領域内に集積され、前記ターン・オフ 装置が第２の絶縁分離領域内に集積されることによって達成される。ターン・オ フ装置が別の絶縁弁ｌＩＩＩｌ領滅内に集積されることによって、その人きざは 半導体装置のサイリスクスイッチおよびターン・オ゛ン装置の大きさとは関係な くＲ適の値を与えることができる。半導体装置配置の後者の部品が別の絶縁分離 領域内に配置されるために、これらの部品の大きさも他の半導体装置の対応する 部品と関係なく最良の方法で選択されることができる。

この発明の別の特徴は、前記サイリスタが、細長いエミッタを有する第１のトラ ンジスタおよび複数の個々のエミッタ素子によって構成されたエミッタを有する １以上の第２のトランジスタを具備し、前記第２のトランジスタのエミッタは少 なくとも部分的に前記細長いエミッタを囲み、それからほぼ一定の距離に位置し ている。

このようにして、各装置の両トランジスタのエミッタ表面、したがって電流増幅 率ｂ１，ｂ２は最良の値を与えられる。

さらに説明すれば、電流増幅率ｂ１は所コの電流が遮断されることができるよう に選定され、電流増幅率ｂ２は最後に挙げた電流値を制限することなく半導体装 置に対して適当なオン抵抗を与えることができるように選定されることができる 。

上述の、Ｊ３よびその他のこの発明の目的および特徴は添削図面を参照した以下 の実施例の説明によってさらに明瞭にされ、この発明自体もよりよく理解される であろう。

、　＋ｘ　＝　： 第１図は、この発明による半導体装置の電気的等価回路を示し、 第１図は、そのような装置の１実施例の断面図であり、第３図および第４図は、 そのような装置の別の実施例のレイアウトのしようめん図であり、 第５図は、第３図の一部を拡大して示しており、第６図、第７図および第８図は 、それぞれ第４図の線Ｖｌ−Ｖｌｖ■−Ｖｌおよび■−■に沿った断面図である 。ただし、寸法は変形されている。

第９図は、第１図の装置の動作図を示しており、第１０図は、第１図乃至第９図 に示されたものと別の形式の半導体装置の等価回路を示す。

第１１図は、保護回路を備えたそのような半導体装置のレイアラ１〜の一部の平 面図であり、 第１２図は、第１１図の部分ＸＩを拡大して示したものである。

第１３図および第１４図は、第１２図の線ＸＩＩＩ−ＸＩ［ｌおよびＸ　ＩＶ　 −　Ｘ　ｒＶに沿った断面図であり、ただし変形ざれた寸法で示したものである 。

第１５図乃至第２１図は、第１２図の装置の部分を集積するために使用される若 干変形されたマスクを示す。

第２２図は、変形された寸法で示した第１図の線ｘｘｕ−ｘｘｎに沿った断面図 である。

第２３図は、第１０図に示した形式の、保護回路を備えていない゛ト導体装置の レイアウトの一部の平面図である。

？　請求 第１図に示した電気回路は２個の電子半導体スイッチまたはゲートＳＷＩおよび ＳＷ２を備え、それらは同一であるが、スイッチは共通のゲート端子Ｇを備え、 前記ベルギー特許第８９７７７２号に示されたものである。

スイッチＳＷ１はＰＮＰトランジスタＴｉ．ＮＰＮｌ−ランリスクＴ２、寄生（ バラスチック）トランジスタＴ１ＤＭＯＳＩーランリスタＤＭおよびＰＭＯＳ　 トランジスタＰＭを備えている。トランジスタＴ１およびＴ２は協同してサイリ スクを形成し、それは後述するように１一うンリスタＤＭによって導電状態にト リガーされ、トランジスタＰＭによってターン・オフされる。

同様にスイッチＳＷ２はトランジスタＴ”１．７”２　、Ｔ−。

ＤＭ−およびＰＭ−を備えている。

前記ベルギー特許明ｗＪ書に記載されているように、ＳＷＩは端子Ｓ１が端子Ｓ ２よりも高い電圧にあるときに適当な正電圧がＳＷｌおよびＳＷ２の共通のゲー ト電極Ｇに供給されたときに動作する。ＳＷ２についてはＳ２が８１よりも高い 電圧にあるときに同様に動作する。

例えは、＄１が８２に対して充分高い電圧にあり、ゲート電極Ｇが付勢されると き、端子Ｓ１と８２との間に接続されている両トランジスタＤＭ、ＤＩＶＩ”　 （ＤＭ−がＴ１と並列である）は導通状態となる。トランジスタＴ１はＤＭ”の 両端の電圧降下が０．７ボルトに達すると導通状態となる。トランジスタＴ１が 導通状態となると、トランジスタＴ２もそれに続いて導通状態となり、両トラン ジスタは互いに動作を持続させる。スイッチをターン・オフさせるには、適当な 負の電圧をトランジスタＰＭに供給しなければならない。トランジスタＰＭが導 通状態になると、それはＴ２のベースから電流取出してこの非１１ｍ状態にもた らし、それに続いてＴ１ち非導電状態になるからである。

半導体スイッチング装置は集積されることができ、そのような集積された半導体 スイッチング装置の１実施例の断面図が第２図に示されている。それは多結晶シ リコン層２に埋設され、Ｎ−一で示された非常に低いドープのＮ材料で作られた 基体３を囲んでいるシリコン酸化物の絶縁層で作られた箱状部分１を備えている 。箱状部分１中の、基体３の上面にスイッチ部分ＳＰＩおよびＳＦ３が設けられ ている。これらのスイッチ部分は箱状部分１の中心に対して互いに鏡像関係にれ らのスイッチのそれぞれの部分を含んでいるので、前記のスイッチＳＷ１および ＳＷ２に対応するものではない。

スイッチ部分ＳＰ１は簡単に説明すれば次のように構成されており、その全ての 部分は細長い素子として構成されている。

まず、フィールド板４および５ならびにゲート板６は全て多結晶シリコンで作ら れ、箱状部分１の上面上に設けられたシリコン酸か物層７上に形成されている。

Ｐ−で示される弱くＰドープした材料を含むウェル８および９は例えばイオン注 入およびそれに続く駆動動作によって形成される。領域１０゜る高ドープＰ材料 で構成され、領域１２はＮ＋で示される高ドープＮ材料で構成される。領域１０ はウェル８中に形成され、領域１１．１２の両者はウェル９中に形成される。ア ルミニウムの導体帯１３はフィールド板４および領域１０とそれぞれ表面１５お よび１６に沿って接触し、導体帯１４はフィールド板５および領域１２とそれぞ れ表面１７および１８に沿って接触する。シリコン酸か物層７はまたフィールド 板４および５、ゲート板６ならびに導体帯１３および１４の間およびそれらの上 にも被覆される。最後に導体帯１３および１４は端子Ｓ２に電気的に接続され、 ゲート板６はゲート端子Ｇに電気的に接続される。

スイッチ部分ＳＰ２はＳＰｌと類似しており、部分１９〜２１および２２〜３２ を備えており、それらはＳＰｌの部分４〜６および８〜１８にそれぞれ対応する 。層７はＳＦ３にもまた使用される。

ＳＰｌの上述のトランジスタＴ１　、Ｔ２　、ＤＭ、ＰＭおよびＳＦ３のトラン ジスタＴ−１、Ｔ−２は第２図には概略的に示されている。トランジスタＤＭ− およびＰＭ−は最初に挙げたものと同一であるから示していない。トランジスタ ＴおよびＴ−は、この発明にとって重要なものではないので示されていない。さ らに詳しく説明すると、トランジスタＴＩ。

Ｔ２　、ＤＭ、ＰＭ、Ｔ′１　、Ｔｌの電極は次のとおりである。

◆　Ｔ１のベース、エミッタおよびコレクタは基体３のＮ−一材料、ウェル２２ および領域２４のＰ−およびＰ子材料、およびウェル９のＰ−材料によってそれ ぞれ構成されている。

◆　Ｔ２のベース、エミッタおよびコレクタはウェル９のＰ−材料、領域１２の Ｎ　材料、および基体３のＮ−一材料によってそれぞれ構成されている。

◆　粗状態部分１の上面に形成されたＤＭのゲート、ソースおよびドレインはゲ ートＧまたは６、領域１２のＮ　材料、および基体３のＮ−一材斜によってそれ ぞれ構成されている。

チャンネルはウェル９のＰ−材料によって構成されている。

◆　同様に粗状態部分１の上面に形成されたＰＭのゲート、ソースおよびドレイ ンは、ゲートＧ、ウェル９および領域１１のＰ−およびＰ子材料、および領域１ ０のＰ子材料によってそれぞれ構成されている。チャンネルはＮ−一材料によっ て構成されている。

◆　Ｔｌのベース、エミッタおよびコレクタは、基体３のＮ−一材料、領域１０ のＰ　１およびウェル２３のＰ−材料によってそれぞれ構成されている。

◆　Ｔｌのベース、エミッタおよびコレクタは、ウェル２３のＰ−材料、領１４ ２６のＮ子材料、および基体３のＮ−一材料によってそれぞれ構成されている。

この知られている装置において、例えばトランジスタＰＭが導通状態にされたと き、電流はＴ２のベースおよびＴ１のコレクタから引出されてトランジスタＰＭ のソース、チャンネルおよびドレインを通って端子Ｓ２に流れる。さらに詳しく 説明すると、この電流はウェル９のＰ−材料から領Ｍ、１０のＰ子材料に流れ、 第２図から判るように、Ｎ＋領戚１２の下からこの電流が流れる時にこのＰ−材 料から最大の抵抗が生じる。事実、そのような電流はＮ十領域１２の下からＰ十 領１ｉＪ１０に、一方ではＰ−ＩＪ料９およびゲート６の下に位置するＰＭのチ ャンネルを通って、また他方では箱状部分１の上面のＰ＋領域１１、ＰＭのチャ ンネルに隣接するＰ十領域（図示せず）およびこのチャンネルを通って流れる。

Ｐ−材料の存在によって、ＰＭＯＳトランジスタＰＭのソースの抵抗は著しく低 くなり、そのためこのトランジスタの効果は著しく強調される。すなわち、この トランジスタはもつと大きな電流をターン・オフすることができる。第２図に示 したスイッチング装置の欠点は、それが非常に細長い表面を有し、そのような表 面はそのようなスイッチング回路の複数および実質上方形の１ｉｌｌ　！３１１ 回路を組合わせるとき最良の状態で表面を満たすように構成することができず、 またスイッチング賃万はチップのむがて方向に沿って位置したチップ端子に接続 されなければならないことも忘れてはならないことである。

このような理由で第２の装置が設計され、それはほぼ方形の表面を占め、大きな 電流のターン・オフができるようにさらに小さいＰ　Ｍソース抵抗を有している 。それはまた他の多くの特性上の特徴を有している。この第２の装置について、 以下第３図乃至第８図を参照して説明する。

第３図および第４図は、第４図を上にして並べた状態で２個の同一のスイッチ部 分ＳＰ１およびＳＰ２を示している。

それらは入組んで実質上方形の表面を覆っている。スイッチ部分ＳＰ１は比較的 大きなアルミニウム導体帯３３（第４図）によって電源端子Ｓ２に接続され、ス イッチ部分ＳＰ２は同様に比較的大きなアルミニウム導体帯３４（第３図）によ って電源端子＄１に接続されている。これらのスイッチ部分ＳＰ１およびＳＰ２ はまたそれぞれアルミニウム導体帯３５（第４因）および３６（第３図）によっ てゲート端子Ｇまたは６に接続されている。

両方のスイッチ部分ＳＰ１およびＳＰ２は同一であるから、以下スイッチ部分Ｓ Ｐ１だけについて詳細に検討する。

第３図乃至第５図において導体帯は斜線部分で表わされ、第６図は第５に示され たＳＰｌの左下部分の隣接する多数の区域へ〜Ｌの区１４Ｄの中央を通る線Ｖｌ −Ｖｌに沿った断面図であり、第７図は区域りの線Ｖ［−Ｖｌに平行な線■−■ に沿つた断１ｍ図であり、第８図は区域Ａの中央を通る線■−■に；ａつた断面 図であることに注、σづべきである。後右の区域は区域Ｂと同一であり、これら 二つの区域のそれぞれは第７図、第８図および再び第７図のものと等しい断面を 右ツる３個の連続する帯域からｌＺ４成されている。同様に同一である区域Ｃ〜 Ｌのそれぞれは、それぞれ第７図、第６図および第７図のものと等しい断面を有 する３周の連続する帯域から（３成されている。

スイッチ部分ＳＰ１は第２図に関連して簡単に前述したのと同様の方法によって 構成されている。後述の説明から明らかにされるように箱状部分１の上面は、ゲ ート６の下の区域およびＳＰｌの縁に近い区域を除いてはＰ＋材料４０．４１お よびＮ生材料１２．４６によって構成されている。首記ＳＰｉの縁に近い区域で はＰ＋材料は絶縁破壊を避けるためにより大きな曲率半径を有するＰ−一材料に よって１ｌ−−一材料から分離されている。

第３図および第４図に示されるように、スイッチ部分ＳＰ１はカーブした端部を 有するＳ字形の側部によって限定された区域をおおっており、その下側の部分は 直角に配置された２個の直線的な側縁の一つに別のカーブした部分３７と連結し ている。他の直線的な側縁は前述の導体帯３５の通路となるギャップによってＳ 字状側縁の上方のカーブした端部から分離されている。

ゲート６はスイッチ部分ＳＰ＋の下側に沿って延在する下側部分３８と、スイッ チ部分ＳＰ１の中央表面を覆い、波状の指部分からなる部分３９を有する蛇行し た紐状体によって構成されている。その右上部分にゲート６は端子４０を備え、 それに導体帯３５が４１において接続されている。後に明らかにされるように蛇 行したゲート６はＰ＋材料の区域１１からＰ＋材料の区１ｉｏを分離している蛇 行したＮ−一材料のチャンネル上に位置している。スイッチ部分ＳＰＩの上方の カーブした部分の近くに位置するＰ＋材料の区域は比較的大きい。何故ならば、 この位置においてゲート６はこの上方のカーブに平行な大きなカーブを形成して いるからである。

導体！Ｈ３はその左右の部分を短絡させるためにゲート６の上面に連結されてい る。これらの部分はスイッチの形成行程中ＰおよびＮ材料によってそれぞれドー プされており、したがって、ゲート６は予防策を鍋じないとダイオードを構成す る。

Ｐ−領域８およびＰ十領域１０は共にＳＰＩの直線状の側縁に沿って延在してい る。それらは第６図ないし第８図に示されたものと同様な断面を有し、そこから 続いてこれらの側縁の外側において領域１０のＰ＋材料はウェル８のＰ−材料に よってＮ−一基体材料から分離されている。これらの直線状側縁の内縁において 、領ｂＨｏのＰ＋材料は部分的にゲートＧの下まで、Ｐ−材料を越えて延在して いる。さらに詳しく説明づ゛ると、ＳＰｉの下側直線状側縁において、領域１０ のＰ＋材料はゲート６の蛇行部分３８の間および部分的に下に突出し、一方、Ｓ Ｐｌの右側の直線状側縁においてはＰ＋材料の領域１０はこのゲー１−の波状部 分３つの指状体間に突出している。

また、第３図乃至第８図に示されているように、電源端子Ｓ２に導かれている導 体帯３３に接続されている導体帯１３およびフィールド板４はＳＰＩの直線状側 縁に沿って配置され、この導体帯１３は位置１５においてフィールド板４に接続 され、位置１６においてＰ＋材料の領域１０と接触している。導体帯１３の右側 の直線状部分はざらに４２．１１３のような複数の帯状の指状体を有しており、 それらの帯状の指状体は第３図および第４図で４４Ｊ３よび４５で示された複数 の場所において下にあるＰ＋材料の領域１０と接触している。素子４２および４ ４もまた第５図に示されている。

「〕−ウェル９はＳ字形であり、ＳＰｌのＳ字状側縁を形成している。それはＰ 十領域１１、Ｓ字状紐状体に）ａつで配置された複数の方形Ｎ＋領領域６および ＳＰＩのｔｉ端部の前記カーブした部分３７の付近に位置している２個の方形Ｎ 十領域１２を備えている。これらのウェルおよびｆｆｉ域９　、１１．１２およ び４６は前記第６図乃至第８図の左側に示され、そこから続いて、ＳＰｌのＡ− １区域において、Ｎ十領域４６はＰ＋材料の領域１１によって完全に囲まれ方形 のＮ＋９１＋ｉ１２は３方において領域１１のＰ＋材料によって囲まれ、ゲート ６に隣接する側においてウェル９のＰ−材料によって囲まれている。ＳＰｌのＳ 字状側縁の外縁においてはＰ＋材料の領域１１はウェル９のＰ−材料によってＮ −一材料基体から分離されている。ＳＰＩのＳ字状側縁の内縁においてはＰ＋材 料の領域１１は部分的にゲー１〜Ｇの下まで、Ｐ−材料く第６図、第７図〉また は領域１２のＮ生材料を越えて延在し、ウェル９のＰ−材料は共にグ−ト（第８ 図）の下に突出している。

ゲートＣ（第７図）の下の領域１０および１１のＰ＋材料の深さが小さいことに より、それらの外側縁部の位置は正確に決定されることができ、同じことはこれ らの縁部の上のゲート６の縁部についても言うことができる。さらにフィールド 板５　（第８図）の側部にあるウェル９のＰ−材料とＮ子材ｒ４との間のＰ＋材 料の領域１１は、このＮ生材料とＮ−一材料の漏洩を阻止する停止用拡散部とし て作用する。

第３図乃至第８図にはまたＳＰＩのＳ字状側縁に沿って配置された導体帯１４お よびフィールド板５も示されており、この導体帯１４は前記カーブした部分３７ で導体帯１３と接続されている。導体帯１４はまた位置１７でフィールド板５に 接続され、また位置１８でＮ生材料の領Ｌ１１２および４６と接続されている。

導体帯１４はさらに大きな橋絡片４７を受信機して帯状指体４９の拡大した頭部 ４８に接続され、この拡大した頭部４８は５０のような複数の位置において下に あるＰ＋材料の領域１０の前記大面積の部分と接触している。最後に導体帯１４ はまた帯状指体５１に接続され、この帯状指体５１はまた５２のような複数の位 置でこのＰ＋材料の領域１０と接触している。

４２および５１のような帯状指体が下にあるＰ＋材料と接触する４４（第４図） および５２のような各位置において、ゲート６は絶縁破壊を阻止するに充分なよ うにこの接続から増大した距離にある。

別のＳ字状導体帯５３／　５４がＳ字状導体帯１４と並列に延在し、２個の部分 ５３および５４で構成され、それらは前記導電橋絡片４７によって中断されてい る。導体帯５３１５４は５５（第３図乃至第８図）で示される複数の位置におい て領域１１のＰ＋材料と接続されている。さらにＸＴ　Ｌ　＜説明すると、導体 帯５３／　５４の部分５３は、５８および５９のようなｔ！数の泣誼でグー１− 〇の一方の側にＪ３いて下のＰ→材Ｉｔと接触する５６および５７のような複数 の１１シ状指体と接続されている。部分５４も同様に潜状指（Ａｃ１と接続され 、その帯状指体６０自身は６１のような複数の位置で下にあるＰ＋材料の領域１ １と接続されている。この帯状指体６０は部分５３に接続されたものと同じ電位 になければならないため、導電橋絡片６２が帯状指体６０と５９とを相互接続し ている。

ＳＰｌのＳ字状部分の残りの部分の断面は、これらの断面のいくつかにおいてＰ ＋材料もＮ生材料も接続されていないことを除けば、第６図および第７図の左側 の部分で示したのと同様である。

上述のことおよび第２図および第６図乃至第８図の比較から、特に第８図に示さ れているＤＭＯ３）−ランリスタＤＭはＳＰｌのＡおよび８区域のそれぞれに形 成され、これらの両トランジスタは並列に接続されていることが判る。複数のト ランジスタＴ１エミッタ、ソース）、Ｔ２．ＰＭおよびＴｌベース、エミッタ） もまた構成され、同等のトランジスタが並列に接続される。トランジスタＴＩ　 、Ｔ２　、ＤＭ。

Ｔ′１およびＰＭは第８図および第７図にそれぞれ示されている。さらに詳しく 説明すると、Ｔ１のコレクタおよびＴ２のベースはウェル９のＰ−材料によって 構成され、一方ＰＭのソースは領域１１のＰ＋材料によって構成されている。こ れはまた第２図の場合である。

例えば、トランジスタＰＭ／Ｉｔ導通状態にされると、電流がＴ２のベースおよ びＴ１のコレクタからＰＭのソース、チャンネルおよびドレインを通って端子Ｓ ２流れる。この電流はウェル９のＰ−材料から領域１０のＰ＋材料に流れ、この Ｐ−材料中で遭遇する最大の抵抗はこの電流がＮ生材料の方形部４６から生じる ときである。事実、そのような電流はこのＮ＋帯域４６の下からＰ十領域１０へ 方形部４６およびＰＭのＮ−一チヤンネルの全ての側面のＰ＋材料を通って流れ る。Ｎ生材料の全ての側面におけるＰ＋材料の存在により、ＰＭＯＳトランジス タＰＭのソースの抵抗は第２図に示した８置のものよりも著しく低くなり、それ 故、このトランジスタの効果はさらに強調される。これはＰＭがもつと大きな電 流でターン・オフできることを意味する。

第２図の装置はまた領域１２および２６のＮ生材料がＰ＋材料によって完全に取 囲まれるように変形することができることを注意しなければならない。

前記第６図乃至第８図から、Ｐ＋材料の領域１０がトランジスタＴｉのエミッタ を形成し、そのコレクタは第２図に示すようにＰ材料２３によって構成され、こ のＰ材料２３はまたトランジスタＴｌのベースを形成し、そのトランジスタＴ′ ２のエミッタはＮ生材料２６によって構成されている。したがって、電流はＴ− １のエミッタからＴ−２のエミッタへ、すなわち、Ｐ＋材料１０からＮ生材料２ ６へ流れることができる。

ＳＰ２の上部における領域２６のＮ生材料のカーブした紐状部分の表面は比較的 大きいから、大きな電流がそこに流れることができ、それ故、このカーブした紐 状部分の前面に同様に大きな表面５０で接触された大面積のＰ＋材料領域１０を 配置することが必要であった。

明らかに、同じ理由がトランジスタＴ１およびＴ２に゛対しに対応する接触面を 有する。

上記の説明において、ＰＭＯＳトランジスタのソース抵抗が低いほど、このトラ ンジスタによって遮断できる電流は高くなることが挙げられている。ＲＥをＴ１ のコレクタ、Ｔ２のベースおよびＰＭのソース・ドレイン路の抵抗の組合わせと するとき、最大の遮断電流は次の式で与えられる。

！＝０．５　（ｂｌ＋１　＞／ＲＥ　（ｂｌ−１／ｂ２）ここで、ｂｌおよびｂ ２はそれぞれトランジスタＴ１およびＴ２の値■における電流増幅率である。１ の関数としてＲＥをプロットするどき１の増加と共にＲＥはまず急速に減少し、 その後ゆっくりと減少することが明らかになった。

上記のように、この発明のスイッチの主要な特徴はトランジスタＴ２のエミッタ がＰ＋材料によって完全に囲まれた複数のＮ生材料の方形区域で構成されている ことである。各スイッチ部分ＳＰＩおよびＳＰ２の構造はこの特１牧および以下 の考察に基づくものである。

◆　スイッチ部分ＳＰ１の一部を形成するトランジスタＴ２のエミッタはＮ生材 料の複数の小さな方形部４６によって構成され、このエミッタはスイッチの所定 の寸法のために充分な表面を有しなければならないから、これらの方形部４６は それらの寸法に対して比較的大きな長さを有する波形の紐状体に沿って配置され なければならない。

◆　同じ理由はＳＦ３に対しても言える。それは両スイッチは同一でなければな らないからである。

◆　絶縁破壊の理由でこれらの紐状体の波形の曲率半径はあまり小さくてはなら ない。

◆　ＳＰｌとＳＦ３とがそれらの間に実質上自由なスペースが無いようにほぼ方 形または正方形の表面を覆わなければならない。これらの波形の紐状体は互いに 入組んでいなければならない。

◆　各スイッチ部分はスイッチ部分の寸法に対して充分な最大の幅を有するゲー トを有していなければならない。

◆　電圧破壊を阻止するために、スイッチ部分ＳＰ１およびＳＦ３においてゲー トの一方の側における端子５１（８２＞に接続されたＰ生材料はこのゲートの他 方の側における端子Ｓ２　（Ｓｌ　）に接続されたＮ生材料から充分の距離にな ければならず、この距離は一定であることが好ましい。同じことば責なったスイ ッチ部分に属する全てのウェル、領域および帯！或について言えることである。

これらの理由の全てのために、この発明のスイッチ構造は２個の同一のスイッチ 部分ＳＰ１およびＳＦ３で構成され、それにおいて、Ｎ生材料の方形部は、互い に平行で、かつそれらが方形表面のほぼ全面を覆い、比較的長い蛇行状ゲートを 配ｄする充分のスペースを与える入組んだＳ字状の紐状体に沿って配δされる。

ＳＰｌ　（ＳＦ３　）のＮ生材料の紐状体はまたＳＦ３　（ＳＰＩ　）のＰ生材 料からほぼ一定の距離にある。

またフィールド板４および５は、それらがスイッチの縁部において最大の電界を 減少させるから電圧破壊の危険を減少することも注意すべきである 最後にり、ＭおよびＤＭ−の選択に関して次のことに注意すべきである。

すでに前）ホしたようにＤＭとＤＭ−は同一であり、ＤＭ−のドレイン・ソース 路はＰＮＰトランジスタＴ１のエミッタ・ベース路によって分路され、ＤＭのド レイン・ソース路と直列に接続されている。結論として、ＤＭ′のドレイン・ソ ース路の両端の電圧はＰＮＰトランジスタＴ１が動作できる状態になる前に０． ７ボルトに達しなければならない。これはＤＭ−１したがってＤＭもまた比較的 大きくなり、それ故、比較的小さなインピーダンスを与え、比較的高い電流がそ れを通って流れ、この０．７ボルトの電圧降下に到達することを意味する。この 場合にスイッチは第９図に示されるようにＩ／Ｖ特性６５に従って動作する。こ の特性から、サイリスタのターン・オンが加速されるが、しかし、また低い電流 レベルにおいてスイッチは実質上サイリスタではなくＤＭＯ３として動作するこ とが判る。反対にＤＭ”、したがってＤＭもまた比較的小さくなり、それ故、比 較的高いインピーダンスを与えるときには、比較的小さな電流がそれを通って流 れて前記の０．７ボルトの電圧降下に到達する。この場合にスイッチは第９図に 示されるＩ／Ｖ特性６４に従って動作する。この特性から、ＤＮＯＳモードから サイリスタモードへのターン・オーバーが非常に急激に行われることが判る。

ＤＮＯＳモードからサイリスタモード（特性６６）へのスムンリスタＴ１または Ｔｉのベース・エミッタ間飽和電圧ＶＢＥにできるだけ近くなければならないこ とが判った。この電圧Ｖは次の式で与えられる。

Ｖ＝　（Ｒｂ　＋Ｒｄ　）（ＶＢＥ／Ｒｄ　＋ｉｂ）＋ＶＢＥここで、１ｂはサ イリスタをターン・オンさせるために必要な最小ベース電流である。

ＲｂはトランジスタＴ１またはＴ′１のベース中およびＴ２またはＴ′２のコレ クタ中のＮ−一材料の結合バルク抵抗である。

ＲｄはＤＭまたはＤＭ−のチャンネル抵抗である。

この関係から次の式のときＶは最小になることが導かれる。

Ｒｄ　＝ＶＢＥ−Ｒｂ　／ｉｂ しかし、この式からＤＭおよびＤＭ−の大きさを決定することは常に簡単なこと ではない。それはｉｂを決定することが困難であるからである。

各ＤＭＯＳトランジスタによって占有される表面は、好ましい実施例においては ０．３５ｖｎ２に等しい。

第１０図乃至第２３図の以下の説明は、電話交換機のライン回路に関して行われ る。その交換機は２対の両方向電子スイッチを介して電話ラインに関連する保護 回路に接続されている。８対のスイッチは直列に接続され、抵抗によって分離さ れている。これらの抵抗の一方および他方の側はそれぞれリング回路へ、および 他の２対の両方向電子スイッチを介して試験回路へ接続されている。保護装置を 閉じるスイッチは協同する保護回路を具備し、一方他方のものは具備しない。

保護された両方向スイッチの電気回路は第１０図に示されている。それは電源導 体Ｓ１と８２間に逆並列に接続され、共通の１−制御端子またはゲートＧを有す る２個の同一の保護された単方向性スイッチＳＷ１およびＳＷ２を備えている。

保護回路ＰＣＩ　、ＰＯ２（図示せず）はこれら各スイッチと協同して動作する 。単方向性スイッチＳＷ１はＰＮＰトランジスタＴ１およびＮＰＮトランジスタ １２およびＴ３、ＤＭＯ３ｔ−ランジスタＤＭ、ＰＭＯＳトランジスタＰＭ１お よびＰＭ２および抵抗Ｒ１乃至Ｒ３を具備するサイリスタを有している。トラン ジスタＴ１のエミッタはＮ源導体Ｓ１から供給されてその２個のコレクタはそれ ぞれトランジスタＴ２およびＴ３のベースに接続され、それらのトランジスタＴ ２およびＴ３のコレクタはトランジスタＴ１のベースに接続されている。トラン ジスタＴ２およびＴ３のエミッタはそれぞれ抵抗Ｒ１およびＲ２を介して電源導 体Ｓ２に接続されている。トランジスタＴＩ　、Ｔ２およびＴ３のベースはトラ ンジスタＤＭのドレイン・ソース路と抵抗Ｒ３の直列路、トランジスタＰＭ１の ソース・ドレイン路、およびトランジスタＰＭ２のソース・ドレイン路をそれぞ れ介して電源導体Ｓ２に接続されている。ＰＭｌ　、ＰＭ２およびＤＭのゲート は共通制御端子Ｇに接続され、トランジスタＴ２のエミッタ゛　、　は保護回路 ＰＣＩに接続されている。トランジスタＴ３のベースおよびエミッタおよびトラ ンジスタＤＭのゲートは保護回路ＰＣ２に接続されている。抵抗Ｒ１およびＲ２ はそれぞれ保護回路ＰＣＩおよびＰＯ２の一部を形成していることに注意すべき である。スイッチはトランジスタＤＭによって導通状態にトリガーされ、トラン ジスタＰＭ１およびＰＭ２によってターンオフされる。例えばＭｌ端子Ｓ１がＷ 源端子Ｓ２に対して充分に高い電圧にあり、制御端子Ｇが付勢されるときには、 トランジスタ［）Ｍは導電状態になり、それに続いてＴ１およびＴ２　、Ｔ３も 導電状態になり、それは互の動作を維持する。スイッチをターン・オフするため には、適当な負電圧がトランジスタＰＭ１およびＰＭ２のυＪｔｌｌｌ端子Ｇに 供給されなければならない。事実、後者が導電状態になるときそれらは電流をＴ ２およびＴ３のベースから引出し、したがってそれらのトランジスタは非導電状 態になり、それに続いてトランジスタＴ１が非導電状態になる。

単方向性スイッチＳＷ２はスイッチＳｗ１の対応する部品と同様なトランジスタ および抵抗（全て図示せず）を具備し、スイッチＳＷ１と同様に動作する。しか しながら、この動作は電源端子Ｓ２が電源端子Ｓ１に対して高い電圧にあるとき に生じる。

保護されない両方向性スイッチの電気回路は、トランジスタＴ３’およびＰＭ２ 　、抵抗Ｒ１乃至Ｒ３および保護回路ＰＣ１およびＰＯ２が存在しない点で第１ ０図に示された保護回路を備えたものと相違している。

第１０図に示された保護回路を備え、た両方向性スイッチは方形表面に集積され ており、構成要素である単方向性スイッチＳＷ１およびＳＷ２はこの方形の１点 に対して対称に配置されている。第１１図を参照すると、１りられた半導体スイ ッチＳＷＩのレイアウトおよびＳＷ２の小部分１のレイ、アウトが示されており 、前記対称点はＡで示されている。

スイッチＳＷ１はサイリスタＴ１〜Ｔ３　、ＤＭＯＳトランジスタＤＭ、ＰＭＯ ＳトランジスタＰＭ１およびＰ−Ｍ２ならびにトランジスタＴ４およびＴ５が一 部を形成している保護回路ＰＣＩ　、ＰＯ２を備えている。このスイッチＳＷ１ は水平Ｔｉ電源導体１およびＳ２から給電され、それらの導体にサイリスタＴ１ 〜Ｔ３は導体帯７２および７３を介して接続されている。これらの導体帯Ｓ１、 Ｓ２．７２および７３は比較的広い幅、例えば８０ミクロンであるから、比較的 抵抗が小さい。

さらに、導体帯７２および７３は大部分が導体帯Ｓ１、Ｓ２と垂直であるから比 較的短い。またスイッチの各装置を接続している接続導体帯はそれらの抵抗をで きるだけ小さくするようにできるだけ幅が広く形成されている。ＤＭＯ８）−ラ ンジスタＤＭ、ＰＭＯＳトランジスタＰＭ１およびＰＭ２と協同するサイリスタ Ｔ１〜Ｔ３は、それらに最適のディメンションを与えるために３個の異なった箱 状部分中に集積されている。

また保護回路ＰＣＩ　、ＰＯ２の各部分は他の箱状部分中に集積される。

サイリスタＴ１〜Ｔ３および協同するＤＭを含む装置について第１２図を参照に さらに詳細に検討する。図は、第１１図のＸ■の部分をさらに詳細に示したもの である。下にあるレイアウトがわかるように金属′導体帯の一部が除去されて示 されている。第１３図および第１４図はそれぞれ第１２図の線ｘｍ−ｘ■および 線ＸｒＶ−ＸＩＶに沿った新面であり、第１５図乃至第２１図は第１２図に示し たレイアウトを実現するために使用する種々のマスクを示している。なこれらの 断゛面の寸法は実際のものと比較して歪んだ状態で示されている。

サイリスタ装置下１〜Ｔ３およびＤＭは多結晶シリコン層。

７５中にＪ！！’設されたシリコン酸か物の絶縁層で作られた箱状部分７４中に 集積され、Ｎ−−で示す非常に低ドープのＮ材料で作られた基体７６で囲まれて いる。装置は上述の導体帯７２　Ｗ源導体Ｓ１へ導かれる）に接続された細長い 部分７７（第１２図）を備え、それは２個の半分の部分からなるボート状の部分 ７８゛から一定の距離に位置している。この２個の半分の部分はそれぞれ導体帯 ７３′および７３″を介しておよびそれぞれ抵抗Ｒ１およびＲ２を介して電源導 体ｓ２へ導かれる前記導体帯７３に接続されている。この２個の半分の部分はさ らに各導体帯７９および８０を介して保護回路ＰＣ１ｇ３よびＰＯ２に接続され ている。別の導体帯８１がＤＭＯＳトランジスタＤＭのゲートをＰＯ２に接続し 、それにはまた導体帯７３″が接続されている（図示せず）。

集積された装置Ｔ１〜Ｔ３．ＤＭは以下説明するような方法で得られる。箱状部 分７４中のＮ−一材料の上面に均一な厚さのゲート酸化物の層が形成された後、 第１５図のマスク８２が使用される。このマスクはほぼ長方形の表面８３と、表 面８３から一定の距離に配置されたボート状表面８４と２個の３角形部分８５お よび８６を定める。ボート状表面８４は直線部分と、長方形の表面８３の短辺を 囲んでいる２個の４分の１の円の部分とを有している。表面８３と８４の下のゲ ート酸化物が除去され、一方残りのゲート酸化物は成長して、箱状部分７４の上 面を部分的に覆う層８１が得られる。その後このようにして得られた箱状部分７ ４の上面の予め定められた部分上に多結晶シリコン材料の層を施すために第１６ 図に示すマスク８８が使用される。

このマスク８８は部分８９と９２か°らなり、そのため多結晶シリコン材料の以 下のようなパターンが形成される。このパターンの部分にはマスク部分と同一符 号を付しである。

◆　はぼ長方形の表面９３を囲む縁部９０　第１３．１６図）◆　部分９６を有 しこの部分９６によって分離された２個の表面９４、９５よりなるボート状表面 ９４．９５を囲んでいるボート状縁部９１（第１３．１４．１６図）。ボート状 表面９４．９５は表面９３の２個の短辺および一方の長辺を囲み、９３の他方の 長辺と同じレベルにある。

◆　長方形の表面９３およびボート状表面９４．９５の両者を囲んでおり、３角 の開口９７および９８を有する周辺部８９（第１６図）。周辺部８９は第１３図 には図示されていない。

◆　ボート状表面９４．９５の右上端における縁部９１の付近に位置している実 質上方形のゲート表面（第１４．１６図）。

縁部９０．９１．９２上記フイールド板４および５と同じ開面を有するフィール ド板を構成し、一方周辺表面８９は絶縁破壊を阻止するために使用される遮蔽板 を構成して（Ａる。

次に第１７図に示されたような実買上長方形の表面１００とボート状表面１０１ とを定めるマスク９９が使用され、縁部９０ｄ３よび９１によってそれぞれ囲ま れている長方形表面およびｉｇ−ト状衣表面９３よび９４．９５中にＰ−材ｒ１ のウェル１０２および１０３（第１３図）が形成される。これらのウェルは例え ばイオン注入とそれに続く内部駆動によって形成される。ウェル＋０２は実質上 長方形の形状を有し、一方ウエル１０３は多結晶シリコン材料の部分９６で分ば ［された２個のサブのウェルを有するボート状である。ウェル１０３は第１４図 に示すようにグー１〜表面９２の下で中断されていることに注意すべきである。

次の行程においてし、第１８図に示されたような実質上長方形の表面１０５と、 この１０５から一定の距離に位置するボート状の経路に沿って配置された穴１０ ７および１０８を有するボー１−状表面１０６とを定めるマスク１０４が使用さ れる。穴１０７は正方形であり、一方穴１０８は長方形である。マスク１０４は ウェル１０２と１０３中にＰ子材料の実質上長方形の区域１０９とボート状区［ ４０（第１３．１４図）を形成する。これは例えばこれらのウェルの場合と同様 な方法で行われる。区域１１０は部分的に前記ゲート表面９２（第１４図）の下 まで延在し、それは前記表面９４．９５によって決定された２個のサブ区域より なっている。

区域１０９　、１１０が形成された後、第１９図に示すような、周辺表面１１２ 、同一の正方形表面１１３および長方形表面１１４の列を決定するマスク１１１ が使用され、例えば前記ウェルおよび区域のときと同様の方法でＮ＋材ｌｌ′ｌ ｌの次のような領１或が形成されろ。図には明らかにされていないが、表面１１ ３および１１４はそれぞれ穴１０７および１０８（第１８図）と同じであること に７を意する必要がある。

◆　区域１１０のＰ　＋　＋Ｊ　ｔｌによってそれぞれ完全に囲まれて０る並ん だ正方形の領域１１５ ◆　ボー１へ状表面の６上端付近の正方形領Ｖｉ１１６（第１５図〉。この領域 はまたゲート表面９２（第１４図）の下に延在している一つの側部を除いてはＰ 　＋　Ｉ４１１の区１ｆｉ＋１０によって囲まれている。

◆　多結晶シリコン材料の周辺表面８９（第１６図）を覆う周辺領域（第１３． １４図には示されていない）。

部分１１８〜１３０を定める第２０図のマスク１１７は箱状部分７４の上面上の 接触材料のパターンを形成づるのに使用される。

このパターンは次の同じ行目の表面よりなる。

◆　区域１０９上面上のほぼ方形の接触面１１８第１４図）。

◆　ボート状構造の左右半分の部分を決定する多数の中断した表面。これは次の ものを含んでいる。

・　多結晶シリコン材料のフィールド板９１の上面上の接触導体帯１１９（第１ ３図）、１２０および１２１（第１２図）。

・　同じフィールド板９１の上の接触導体帯１２２（第１３図）および１２３゜ ・　区域１１０の各サブ区域の上面上の接触導体帯１２４（第１３図）および１ ２５゜ ・　領域１１５の上面上の正方形接触表面１２６（第１３図）および１２７゜ ・　ゲート表面９２の上面上の接触表面１２８（第１４図）。

・　Ｎ子材料を介してＮ−一材料と接触するｌｉ触衣表面１２９よび１３０゜ ｉｌｌに第２１図によって示されるマスク１３１によって金属層が次のパターン に従って箱状部分７４の上面に被覆される。

その各部分はマスク１３１の各部分と同じ符号が付されている。

◆　はぼ長方形の導体板１３２（第１２．１３図）。これは前記接触面１１８（ 共に全体が第１２図に７７で示されている）を有し、電源導体に＞９かれる導体 帯７２に接続されている。

◆　１３５で中断され、それぞれ前記接触表面１１９　、１２６　。

１２２（第１３図）および１２０　、４２７を有する２個の板１３３および１３ ４よりなるボート状導体部分（全体が第１２図に７８で示されている）。これら の板はそれぞれ抵抗Ｒ１およびＲ２（第１０図）を介して電源導体帯Ｓ２に続い ている前記導体帯７３′および７３−一に接続され、またそれぞれ保護回路ＰＣ ＩおよびＰＯ２に続いている前記導体帯７９ａ３よび８０に接続されている。

◆　それぞれ前記接触表面１２４および１２５を有するボート状中断導体帯１３ ６　、１３７゜これらの導体帯１３６　、１３７はまたそれぞれ導体帯１３８（ 第１２．１３図）および１３９（第１２図）を介してＰＭＯ８Ｉ−ランリスタＰ Ｍ１およびＰＭ２に接続されている。

◆　前記接触表面１２３を右するカーブした導体帯１４０゜◆　接触表面１２８ に隣接づ゛る正方形の接触表面１２７と前記接触表面１２１を接続するＬ字形の 導体帯１４１（第１２図）。導体帯１４１はその下に配置された多結晶シリコン 材料と接触し、また板１３４が表面１２０に沿ってそれと接触し、これらの接触 表面１２０と１２１　との間に抵抗が形成される。この抵抗は第１０図および第 １４図ではＲ３で示されている。

◆　ＰＯ２に導かれており、接触表面１２８（第１２．１４図〉を有する前記導 体帯８１゜ ◆　それぞれ前記接触表面４２９　、１３１を有する導体部分１４２および１４ ３゜したがって遮蔽板８つはＮ−一材料と同じ電位にもたらされる。

第１２図に示された導体帯１４４および１４５はこの発明の一部を形成するもの ではないことに注意する必要がある。

第１２図に示された装置の左側の部分の第１３図に示された断面図から、それが バイポーラトランジスタＴ１およびＩ２からなり、それらの電極は第１３図に示 され、また第１０図に示されていることがわかる。同様にこの装置の右側部分は バイポーラトランジスタＴ１およびＩ３を有して（Ｘる。

さらに詳しく説明すると、第１３図からＴ１およびＩ２のエミッタがそれぞれ区 域１０９のＰ子材料および領域の通路のサブパスの領域１１５のＮ子材料によっ て構成され、Ｔ１のペースおよびＩ２のコレクタがＮ−一材料によって構成され 、Ｉ２のベースとＴ１のコレクタが区域１１０のＰ子材料によって構成されてい ることがわかる。

第１２図の装置の第１４図に示された断面図から、この装置の右側の部分がＤＭ Ｏ８ｔ−ランリスタＤを具備しており、その電極は第１４図に示され、また第１ ０間に示されていることがわかる。さらに詳しく説明すると、ＤＭのソース、ド レインおよびチャンネルはＮ子材料の領域１１６、Ｎ−一材料およびこの領域と この材料との間のＰ−材料によって構成されていることがわかる。ＤＭのゲート はゲート９２である。

上述のように接触導体帯１３７および１３８はそれぞれ別々の箱状部分に集積さ れたＰＭＯＳトランジスタＰＭ１およびＰ　Ｍ　２に接続されている。これらの トランジスタは同様であるからＰＭＩのみについてさらに検討する。第１１図お よび第１１図の線ｘｘｍ−ｘｘｎに沿った断面、すなわち前記箱状部分７４と異 なった箱状部分１４４（第２２図）を示す第２２図を参照する。この箱状部分１ ４４のＮ−一基体中に１４５と１４６のようなＮ−一材料の紐状部分によって分 離されて形成されたＰ子材料の２個の区域おおよび複数のＮ子材料の１４７のよ うな領域が形成されている。前記導体帯１３８は隣接するＮ＋およびＰ十区域１ ４７および１４５と接触し、他の区域１４５と接触する１４８のような複数の傾 斜した指部を有している。

導体帯７３は１４９のような複数の傾斜した指部を有しており、それらは指部１ ４８の間に配置され、区域１４６と接触している。

これらの一群の指部１４８および１４９はＮ−一材料の紐状部分の上に位置して いる多結晶シリコン材料の紐状ゲート１５０（第２３図）によって分離されてい る。Ｐ子材料の区域１４５および１４６、Ｎ−一材料およびゲート１５０はＰＭ Ｏ３トランジスタＰＭＩのソース、ドレイン、チャンネルおよびゲートを構成し ている。ソース′およびチャンネルはＮ子材料の領域＋４７Ｊｊよび導体帯１３ ８を介して相互に接続されている。

上記に関連して、ＰＭｌはＰＭ２よりも大きくなければならないことに注怠する 必要がある。何故ならば、ＰＭｌは大きな電流をオフに切替えなければならない からである。Ｔ２を流れる電流は、Ｒ１がＲ２よりも小さく選定されているため にＴ３を流れる電流よりも大きい。

保護回路を備えた２個の単方向性スイッチを有する装置の前記の説明およびさら に詳しく言えば第１１図から、サイリスタ装置Ｔ１〜Ｔ３．ＤＭおよびＴｌ〜Ｔ ′″３．ＤＭ−は点Ａに対して対称に配置されている。Ｔ２　、Ｔ３およびＴ′ ２　、Ｔ′３のボート状のエミッタの開放された側は互いと反対方向を向いてい る。

同様の対称性は保護回路のない２個の単方向性スイッチを有する装置においても 存在する。これは第２３図から明らかになる。図は、これらの２個のスイッチを 示し、それらは、それぞれサイリスタ装ｆｆ１Ｔ１　、Ｔ２およびＴ−１、Ｔ− ２、それぞれのＤＭＯ８トランジスタＤ　ＭおよびＤＭ−１それぞれのＰＭＯＳ トランジスタＰＭ１およびＰ’Ｍ−１を備えている。サイリスタ装置Ｔ、１　、 　Ｔ２　、　ＤＭおよびＴ−１、Ｔ−２。

ＤＭ′は前記のサイリスタ装置Ｔ１〜７３．ＤＭと同じ形状を有し、点Ｂに対し て対称に配置されている。しかしながら、Ｔ２および”Ｍ２のボート状のエミッ タの開放された側は今度は互いの方向を向いている。Ｔ１およびＴ＝１の長方形 エミッタは平行に配置され、それらは対面しているが若干ずれている。このよう にして後者のエミッタは比較的短くて幅の広い導体帯によってそれぞれＴ′２お よびＴ１のエミッタの一端と容易に接続することができる。さらに後者のエミッ タの一端または他端は電源端子Ｓ１およびＳ２の付近に位置し、それ故それらも また比較的短くて幅の広い導体帯によって接続することができる。さらに詳しく 説明すると、◆　Ｔ１のエミッタは短い導体帯１５１によってＴ”２のエミッタ 表面と接続されている導体板１５２の隣接した端部に接続される。導体板１５２ の他方の端部は導体帯１５３によって隣接する電源端子Ｓ１に接続される。

◆　同様に、Ｔ′１のエミッタは短い導体帯１５４によってＴ２のエミッタ表面 と接続されている導体板１５５の隣接した端部に接続される。導体板１５２の同 じ端部はまた導体帯１５６によって隣接する電源端子Ｓ２に接続される。

上記の両方向性スイッチＴＩ、Ｔ２（またはＴ１〜Ｔ３）およびＴ′１　、　Ｔ ′２　（またはＴ−１〜Ｔ−３＞において、Ｔ２のエミッタはＴ１の長方形エミ ッタを囲むボート形状を有している。そのようなボート形状のエミッタを使用す る代わりに、Ｔ２およびＴ−２のエミッタのそれぞれに長円形の形状を与え、こ れらの長円形の両者をそれらが互いに向合うように配置することもできる。これ らの二つの長円形はそれぞれＴ１とＴｉおよびＴ−１とＴ２のエミッタの接続の ための導体帯の通路のため分断しなければならない。これらの導体帯は抵抗を低 くしなければならないため、それらは比較的幅が広く、短（されねばならない。

しかしながら、それらの幅を広くするとＴ２およびＴ′２のエミッタの長さもそ れ浄書（内容に変更なし） に対応して減少する。他方、これらの接続導体帯の長さを最小にすることは長円 形が互いに向合うときに得られる。その場合にはこの長さは長円の幅の半分プラ ス予め定められた短い距離の２倍にはぼ等しい。反対に前記の装置において、１ ５１や１５４のような接続導体帯（第２３図）の幅はＴ２およびＴ′２のエミッ タの実効長に影響してはならない。これらの導体帯は、Ｔ１とＴ２およびＴ−１ とＴ”２のエミッタが互いに向合っており、互いに前記予定された一定の距離に 配置されているから、短くできる 以上、この発明の原理を特定の装置と関連して説明してきたが、この説明は単な る例示として行われているものであって、この発明の技術的範囲を制限するもの ではないこりを明瞭に理解すべきである。

ＦＩＧ　、　６ ｒ−一一−−−−−−−−−−−　＝１Ｉ０１１ ＦＩＧ、　２３ 補ｒＥ　ｌ’；の翻訳文提出古（特許法第１８４３の８〉明相６１年１０１：＋ ２７　［Ｉ Ｐ　ＣＴ　、／　Ｅ（Ｐ　８　５　ミ１００４９３、パ 半導体装置および配置 ３特訂出願入 名称　ベル・テレフォン・マニュファクチュアリング・カンパニー・住所　東京 都千代田区霞が閏３丁０７番２号ＵＢＥビル明細書第１頁第３行乃至第６頁第８ 行「この発明は、・・・・・・選定されることができる。」を下記のとおり訂正 する。

記 「　この発明は、第１の導電型の高ドープ材料の１以上の領域が第２の導電型の 材料のウェル内に埋設されて、前記第２の導電型の高ドープ材料の区域によって 少なくとも部分的に囲まれている半導体装置に関するものである。

そのような半導体装置は西ドイツ特許公報・ＤＥＡ第２６２５９１７号に記載さ れている。

この公報にはその第１図および第２図に、ＰＮＰ　）ランリスクおよびＮＰＮ　 ）ランリスクから構成されたサイリスタが記載されており、それにおいてそれら ２個のトランジスタはその各エミッタを構成する端子間で相互に接続され、ＮＰ Ｎ　ｌ−ランリスクのベース−エミッタ接合に並列にターン・オフ電界効果トラ ンジスタが接続されている。ＮＰＮトランジスタのエミッタは前記区域によって 完全に囲まれている前記領域によって構成されているが、それは前記ウェルの材 料および前記領域と同じ材料よりなる層によって分離されている。この後者の層 は金属層により前記区域に接続され、ＰＮＰトランジスタのコレクタ、ＮＰＮＩ −ランリスクのベースおよびターン・オフトランジスタの１電極を構成している 。

この従来知られた装置では、サイリスクをオフに切替えるように導電状態にされ るターン・オフトランジスタによって電流はエミッタ領域の下方のＰ型ウェルか ら前記区域に流れ、それ故Ｐ型つェル材料中に可成りの長さの通路があることに なる。後者の材料は比較的高い抵抗を有していることにより、流れることのでき る電流量およびそれ故またターン・オフトランジスタによって遮断することので きる電流量は減少する。

この発明の目的は、前記形式の半導体装置であるが、流れる、或はターン・オフ される電流を大き−くすることのできる半導体装置を提供することである。

この発明によれば、この目的は前記領域から前記区域へ電流を流すことを容易に するように前記区域か前記領域に近接して位置されることによって達成される。

このようにして比較的大きい電流が領域の下から流れることができる。

この発明の別の特徴はそれぞれ前記区域に接近し、完全に囲まれた複数の前記領 域を含んでいることである。

このようにして複数の領域の下からさらに大きな電流を流すことができる。」 ２、請求の範囲を下記のとおり訂正する。

゛・　請求の範囲 （１）第１の導電型（Ｎ）の高ドープ材料の１以上の領域（１２）が第２の導電 型（Ｐ）のウェル（９）中に埋設され、肌星第２の導電型（Ｐ）の高濃度ドープ 区域（１１）によって少なくれていることを特徴とする半導体装置。

（２）前記区域（１１）は前記領域（１２）に近接してそれを完全に囲んでいる ことを特徴とする請求の範囲第１項記載の半導体装置。

（３）それぞれ隣接する前記区域（１１）によって完全に囲まれている複数の前 記領域（１２）を具備していることを特徴とする請求の範囲第２項記載の半導体 装置。

（４）前記複数の領域（１２）は隣接する前記区域（１１）によって囲まれてい る波形の紐状部分に沿って配置されていることを特徴とする請求の範囲第３項記 載の半導体装置。

（５）前記ウェル（９）はＰ−材料からなり、前記領域（１２）はＮ生材料から なり、前記区域（１１）はＰ＋材料からなることを特徴とする請求の範囲第１項 記載の半導体装置。

（６）ＰＮＰ）ランリスク（Ｔ１）およびＮＰＮ）ランリスク（Ｔ２）からなる サイリスクを具備し、それらトランジスタはそれらのトランジスタのエミッタ端 子を構成する２個の端子（Ｓｌ、Ｓ２）間に接続され、前記ＮＰＮトランジスタ （Ｔ２）のベース・エミッタ接合はターン・オフ装置（ＰＮｉ）と並列に接続さ れており、前記ＰＮＰ　）ランリスク（Ｔ１）のコレクタおよび前記ＮＰＮ）− ランリスク（Ｔ２）のベースは前記ウェル（９）によって構成され、前記Ｎ　Ｐ 　Ｎ　トランジスタ（Ｔ２）のエミッタは前記領域（１２）によって構成され、 前記区域（１１）は前記ターン・オフ装置の入力電極を構成していることを特徴 とする請求の範囲第５項記載の半導体装置。

（７）前記ターン・オフ装置はＰＭＯＳ）ランリスク（ＰＭ）によって構成され ていることを特徴とする請求の範囲第６項記載の半導体装置。

（８）前記ＰＭＯＳトランジスタ（ＰＭ）はＰ＋材料の前記区域（１１）によっ て構成されたソースと、Ｐ＋材料の第２の区域（１０）によって構成されたドレ インと、Ｎ導電型の低ドープ材料（Ｎ−−）によって構成された前記区域（Ｌｏ 　、　１１）間の蛇行状のチャンネルとを具備し、波形のゲート（６）が前記チ ャンネル上および前記区域の縁部上に配置されていることを特徴とする請求の範 囲第７項記載の半導体装置。

（９）前記Ｐ＋材料の区域（１０、１１，）は前記ウェル（９）よりも深さが浅 いことを特徴とする請求の範囲第８項記載の半導体装置。

（１０）前記Ｐ＋材料の最初に挙げた区域（１１）の部分はＳ字形の表面に沿っ て延在し、一方、２個の垂直な表面に沿った第２の区域（１０）の部分はＳ字形 の表面の端部を結んでいることを特徴とする請求の範囲第９項記載の半導体装置 。

（１１）前記Ｐ＋材料の最初に挙げた区域（１１）および第２の区域（１０）の 他の部分は前記垂直およびＳ字形側部によって閉じられた表面中に延在する前記 蛇行状のチャンネルを限定していることを特徴とする請求の範囲第１０項記載の 半導体装置。

（１２）複数の第１の導体帯状指部（５６、５７）を備えたＳ字形の第１の導体 帯（５３１５４）を具備し、前記第１−の導体帯および第１の導体帯状指部はそ れぞれ前記Ｓ字形表面および前記最初に挙げた区域の他の部分と接触しているこ とを特徴とする請求の範囲第１１項記載の半導体装置。

（１３）複数の第２の導体帯状指部（４２、４３）を備えた第２の導体帯（１３ 、１４）を具備し、前記第２の導体帯および第２の導体帯状指部はそれぞれ前記 垂直な表面および前記第２の区域の他の部分と接触していることを特徴とする請 求の範囲第１１項記載の半導体装置。

（１４）前記第２の導体帯（１３、１４）はまた前記Ｎ生材料の領域（Ｔ２）と 接触しており、前記端子（Ｓｌ、Ｓ２）の一方を構成していることを特徴とする 請求の範囲第１３項記載の半導体装置。

（１５）前記第２の導体帯状指部の一つ（４９、４３）は中断されており、前記 Ｓ字形表面のカーブに面した拡大した頭部（４８）を備えた第１の部分を存し、 前記第２の導体帯（１３）に接続されていることを特徴とする請求の範囲第１３ 項記載の半導体装置。

（ＩＧ）前記頭部（４８）は、２個の部分（５３、５４）を形成するように前記 第１の導体帯（５３、５４）を中断している第１の導電片（４７）を介して前記 第２の導体帯（１３、１４）に接続され、前記第２の導体帯状指部の１個は少な くとも第２の導電片（６２）を介して前記中断された第１の導体帯の前記部分の 一つ（５４）に接続されていることを特徴とする請求の範囲第１５項記載の半導 体装置。

（１７）前記ＰＭＯ８）ランリスクによって遮断できる最大電流Ｉか次の式で与 えられ、 Ｉ−０，５（ｂ１＋１）／ＲＥ（ｂｌ　−ｔ／ｂ２）ここで、ｂｌ、　ｂ２はそ れぞれ前記電流における前記ＰＮＰおよびＮＰＮ　トランジスタの電流増幅率で あり、ＲＥは前記ＰＮＰ　）ランリスクのコレクタの抵抗と、前記Ｎ　Ｐ　Ｎ　 ｌ−ランリスクのベースの抵抗と、前記ＰＭＯＳ）ランリスクのソース・ドレイ ン路の抵抗との複合抵抗であることを特徴とする請求の範囲第７項記載の半導体 装置。

（１８）前記Ｎ生材料の複数の領域（１２）の一つによって構成されたソースと 、前記Ｐ−材料によって構成されたチャンネルと、前記Ｎ導電型の低ドープ材料 によって構成されたドレインとを備えたＤＭＯＳトランジスタ（ＤＭ）を具備し ていることを特徴とする請求の範囲第８項記載の半導体装置。

（１９）前記ＤＭＯ３Ｉ−ランジスタのチャンネル抵抗Ｒｄが次の式で与えられ 、 Ｒｄ　−（Ｖ　Ｂ　Ｅ　−Ｒｂ　／１ｂ）１／２ここで、ＶＢＥは前記ＰＮＰＩ −ランジスタリスース・エミッタ飽和電圧であり、 Ｒｂは前記ＰＮＰトランジスタのベース抵抗およびＮＰＮトランジスタのコレク タ抵抗の複塩抵抗であることを特徴とする請求の範囲第１８項記載の半導体装置 。

（２、特許請求の範囲第６項乃至第１９項のいずれか１項記載の半導体装置を２ 個具備し、これらの半導体装置は前記端子（Ｓｌ、Ｓ２）間に逆並列に接続され ていることを特徴とする半導体装置。

（２１）請求の範囲第１０項記載の半導体装置を２個具備し、これらの半導体装 置のそれぞれのＰ＋材料Ｓ字形表面は互いに入組んでいることを特徴とする半導 体装置。

（２２）細長いエミッタ（１０９）を有する第１のトランジスタ（Ｔｌ　）と、 複数の個々のエミッタ素子（１１５）によって構成されたエミッタを有する１以 上の第２のトランジスタ（Ｔ２．Ｔ３）とを具備し、前記エミッタ素子（１１５ ）は剪星領域によって構成され、少なくとも部分的に前記細長いエミッタ（１０ ９）を囲み、それからほぼ一定の距離に位置していることを特徴とする請求の範 囲第３項記載の半導体装置。

（２３）前記複数個々のエミッタ素子（１１５）に続いてボート状の通路が形成 されており、それは一方の側で前記細長いエミッタ（１０９）を囲むように直線 部分と２個の４分の１の内部分よりなる端部部分とを備えていることを特徴とす る請求の範囲第２２項記載の半導体装置。

（２４）前記細長いエミッタは実質上長方形であり、一方、前記ボート状の通路 はこの長方形の２個の短い側および長い側の一方を囲み、長い側の他方は前記通 路の両端部分と実質上同じレベルであることを特徴とする請求の範囲第２３項記 載の半導体装置。

（２５）前記第２のトランジスタ（Ｔ２．Ｔ３）のそれぞれのエミッタは前記通 路のサブパスによって構成されていることを特徴とする請求の範囲第２４項記載 の半導体装置。

（２Ｇ）前記ボート状の通路を形成する前記エミッタ素子（１１５）は第１の導 電型（Ｎ）の材料の領域によってそれぞれ構成され、ボート状の第１の区域（１ １０）を形成している第２の導電型（Ｐ）の材料中に埋設されて完全に囲まれ、 前記ボート状の通路および前記第１の区域（１１０）は共に部分的に前記第１の 導電型（Ｐ）の材料の第２の区域によって構成されている前記長方形部分を囲み 、前記第１の区域（１１（１）は第２のトランジスタの数に等しい数のサブ区域 から構成され、前記第２の区域（１０９）は第１の電源導体（Ｓｌ）に接続され 、一方前記サブパスの各領域（１１５）は第２の電源導体（Ｓ２）に電気的に結 合（７３’、　７３’　）されていることを特徴とする請求の範囲第２５項記載 の半導体装置。

（２７）前記第１　（１１０）および第２　（１０９）の区域は、前記第１の導 電型（Ｎ）の材料の基体（７６）中に形成された前記第２の導電型（Ｐ）の材料 の第１　（１０３）および第２　（１０２）のウェル中にそれぞれ埋設され、多 結晶シリコン材料の第１　（９０）および第２　（９１）のフィールド板はそれ ぞれ前記第２の区域（１０９）およびウェル（１０２）の縁の上および周囲なら びに前記第１の区域（１１０）およびウェル（１０３）の縁の上および周囲に形 成されていることを特徴とする請求の範囲第２６項記載の半導体装置。

（２８）前記第１のフィールド板（９０）はまた前記第１の電源導体（Ｓｌ）に 電気的に結合され、一方前記第２のフィールド板（９２）の前記サブバスと協同 する部分はまた前記第２の電源導体（Ｓ２）に電気的に結合されていることを特 徴とする請求の範囲第２７項記載の半導体装置。

（２９）前記第１のトランジスタ（Ｔ１）はＰＮＰ　）ランリスクであり、前記 第２のトランジスタ（Ｔ２．Ｔ３）はＮＰＮ）ランリスクであって前記第１のト ランジスタ（Ｔ１）と共にサイリスクスイッチを構成しており、前記領域（１１ ５）および前記区域の材料はそれぞれ高ドープＮ材料（Ｎ十）およびＰ材料（Ｐ ＋）であり、一方、前記ウェル（１０３，１０２）ノ材料は低ドープＰ材料（Ｐ −）であり、前記基体（７６）の材料は非常に低ドープのＮ材料（Ｎ−−）であ り、前記第１のトランジスタ（Ｔｌ　）のコレクタおよび前記第２の各トランジ スタ（Ｔ２．Ｔ３）のベースは前記サブ区域のそれぞれによって構成され、一方 、前記第１のトランジスタ（Ｔ１）のベースおよび前記第２の各トランジスタ（ Ｔ２．Ｔ３）のコレクタは前記基体（７６）によって構成されていることを特徴 とする請求の範囲第２７項記載の半導体装置。

（３０）ＤＭＯＳ）う：／ジス９　（ＤＭ、第１４図）ニよッて構成されたター ン・オン装置を具備し、それは前記第２のトランジスタ（Ｔ２．Ｔ３）のそれぞ れのコレクタ・エミツタ路を分路し、前記第１の区域（１１０）の材料（Ｐ＋） によって部分的に囲まれて埋設された第１の導電型材料（Ｎ）の別の領域によっ て構成された別の個々の素子（Ｈｅ）によって構成されたソースを備え、前記Ｄ ＭＯＳ）ランリスクはさらに前記基体（Ｎ−−）によって構成されｊこドレイン を備え、このドレインは前記第１のウェル（１０３）の材料のチャンネルによっ て前記ソースと分離され、このチャンネル上に多結晶シリコン材料のゲート（９ ２）が位置していることを特徴とする請求の範囲第２７項記載の半導体装置。

（３１）前記ソースおよびドレインの材料はそれぞれ高ドープＮ　（Ｎ十）およ び低ドープＮ　（Ｎ−−）材料であり、前記チャンネル材料は低ドープＰ　（Ｐ −）材料であることを特徴とする請求の範囲第３０項記載の半導体装置。

（３２）前記他の個々の素子（１１Ｂ）が前記第１の区域（１１０）の端部付近 に埋設されていることを特徴とする請求の範囲第３０項記載の半導体装置。

（３３）前記他の個々の素子（１１Ｂ）が多結晶シリコン材料の帯によって構成 された抵抗（Ｒ３）を介して前記第２の電源端子（Ｓ２）に電気的に結合されて いることを特徴とする請求の範囲第３０項記載の半導体装置。

（３４）　ＰＭＯＳ）ランリスク（ＰＭＩ　、ＰＭ２　）によって構成された１ 以上のターン・オフ装置を具備し、それは前記第２のトランジスタ（Ｔ２．Ｔ３ ）のそれぞれのベース・エミッタ接合を分路し、前記ＰＭＯＳトランジスタはそ れぞれ高ドープＰ材料（Ｐ＋）の第３　（１４５）および第４　（１４Ｂ）の区 域によって構成され、非常に低ドープのＮ材料（Ｎ−、−）の蛇行状チャンネル によって分離されたソースおよびドレインを備え、そのチャンネル上に多結晶シ リコン材料のゲート”　””　（１，５０）が位置しており、前記各ターン・オ フ装置は前記ザブ区域の一つにそれぞれ電気的に接続されていることを特徴とす る請求の範囲第２６項記載の半導体装置。

（３５）前記エミッタ（１，１０，１０９）および前記電源導体（Ｓｌ、Ｓ２） の前記接続は大部分か前記電源導体に垂直に延在する電気導体によって構成され ていることを特徴とする請求の範囲第２６項記載の半導体装置。

（３Ｇ〉　前記半導体装置は請求の範囲第２３項に従って構（３７）前記半導体 装置はそれぞれ第２のトランジスタの対（Ｔ２．Ｔ３　；Ｔ−２，Ｔ”３）を備 え、これらの対はそれぞれボート状のエミツタ路を何し、その解放された側は互 （３８）前記半導体装置はそれぞれ１個の第２のトランジスタ（Ｔ２．Ｔ−２） を備え、これら第２のトランジスタはボート状のエミツタ路を有し、その解放さ れた側は互いに反（３９）前記半導体装置のそれぞれの前記第２のトランジスタ （Ｔ２．Ｔ−２）のボート状のエミツタ路の一端は他の半導体装置の第１のトラ ンジスタ（Ｔｌ、Ｔ−１）のエミッタの部分に面しており、それに比較的短くて 幅の広い導体（１５４，１５１）によって接続されており、前記エミツタ路（Ｔ ２．Ｔ″２）の一端はそれぞれ電源端子（Ｓｔ、Ｓ２）に近接して位置し、それ に比較的短くて幅の広い導体帯（１５３゜（４０）　ターフ・オン装置（ＤＭ） 娼前記サイリスタと協ＰＭ３）は電気的に分離された第２の箱状部分中に集積さ れていることを特徴とする請求の範囲第６項記載の半導体装置。

（４１）前記サイリスクスイッチは細長いエミッタ（１０９）を有する第１のト ランジスタ（Ｔ１）と複数の個々のエミッタ素子（１１５）によって構成された エミッタを有する１以上の第２のトランジスタ（Ｔ２．Ｔ３）を具備しており、 それらエミッタ素子（１１５）は前記細長いエミッタ（１０９）を少なくとも部 分的に囲んでそれからほぼ一定の距離に位置していることを特徴とする請求の範 囲第３６項記載の半導体装置。

手続補正書 １、事件の表示 ＰＣＴ／ＥＰ　８５１００１９３ ２、発明の名称 半導体装置および配置 ３、補正をする者 事件との関係　特許出願人 名称　ベル・テレフォン・マニュファクチュアリング・カンパニー、ナームロゼ ・ペンノーツチャツプ６、補正の対象 別紙の通り （ｖＡ訳された明細書及び同請求の範囲は内容に変更なし）国際調査報告 、、、、−、、、、、、、Ａ、、、、、、、、、、、、ＰＣＴ／ＥＰ　１１５１ ００１９］ｍ＠ｒｎａ＋＋６．ｌｌｌ　ＡＩＮ（Ｉｌｌ＠、陶。ＰＣＴ、’ＥＰ 　８５１００４９３ＭＩＮＥ：（Ｔｏ、、ＸＥ二二・１ＴＺＲ３１ＡＴＸＯ１ｉ ＡＬＳＥＡＲＣｄＲＥＰＯＲＴＯＮＴｈｅ　三’、＋ｒｏｐｅａｎ　Ｐａ”−ｅ ｎｔ　Ｏｆｆユｃｅ　ｉＳ　ｉｎ　ｎｏ　Ｗａｙ　１ｌａｌ）１８　ｆｏｒ　ｔ ｈｅｓｅｐａｒｔｉｃｖｌａｒｓ　ＷＭｃｈ　ａｒａ　ｙｅｒｅｌｙ　ｇｌｖｅ ｎ　ｆｏｒ　ｔｈ、ｅ　ｐｕｒｐｏｓｅ　ｏｆｉｎｆｏｒｍａｔｉｏｈ。

Claims (41)

【特許請求の範囲】
1. （１）第１導電型（Ｎ）の高ドープ材料の１以上の領域（１２）が第２の導電型 （Ｐ）の材料のウエル（９）の中に埋設され、前記ウエル（９）と前記領域（１ ２）との間に電流が流れることができるように構成された半導体装置において、 前記ウエル（９）中において、前記領域（１２）は、第２の導電型（Ｐ）の高ド ープ材料の区域（１１）によって少なくとも部分的に囲まれて、前記ウエルと前 記区域との間に電流が流れることができるように構成されていることを特徴する 半導体装置。
2. （２）前記区域（１１）は前記領域（１２）を完全に囲んでいることを特徴とす る請求の範囲第１項記載の半導体装置。
3. （３）それぞれ前記区域（１１）によつて完全に囲まれている複数の前記領域（ １２）を具備していることを特徴とする請求の範囲第２項記載の半導体装置。
4. （４）前記複数の領域（１２）は前記区域（１１）によつて囲まれている波形の 紐状部分に沿って配置されていることを特徴とする請求の範囲第３項記載の半導 体装置。
5. （５）前記ウエル（９）はＰ−材料からなり、前記領域（１２）はＮ＋材料から なり、前記区域（１１）はＰ＋材料からなることを特徴とする請求の範囲第１項 記載の半導体装置。
6. （６）ＰＮＰトランジスタ（Ｔ１）およびＮＰＮトランジスタ（Ｔ２）からなる サイリスタを具備し、それらトランジスタはそれらのトランジスタのエミッタ端 子を構成する２個の端子（Ｓ１，Ｓ２）間に接続され、前記ＮＰＮトランジスタ （Ｔ２）のベース・エミッタ接合はターン・オフ装置（ＰＭ）と並列に接続され ており、前記ＰＮＰトランジスタ（Ｔ１）のコレクタおよび前記ＮＰＮトランジ スタ（Ｔ２）のベースは前記ウエル（９）によつて構成され、前記ＮＰＮトラン ジスタ（Ｔ２）のエミッタは前記領域（１２）はによつて構成され、前記区域（ １１）は前記ターン・オフ装置の入力電極を構成していることを特徴とする請求 の範囲第５項記載の半導体装置。
7. （７）前記ターン・オフ装置はＰＭＯＳトランジスタ（ＰＭ）によつて構成され ていることを特徴とする請求の範囲第６項記載の半導体装置。
8. （８）前記ＰＭＯＳトランジスタ（ＰＭ）はＰ＋材料の前記区域（１１）によつ て構成されたソースと、Ｐ＋材料の第２の区域（１０）によつて構成されたドレ インと、Ｎ導電型の低ドープ材料（Ｎ−−）によつて構成された前記区域（１０ ，１１）間の蛇行状のチャンネルとを具備し、波形のゲート（６が前記チャンネ ル上および前記区域の縁部上に配置されていることを特徴とする請求の範囲第７ 項記載の半導体装置。
9. （９）前記Ｐ＋材料の区域（１０，１１）は前記ウエル（９）よりも深さが浅い ことを特徴とする請求の範囲第８項記載の半導体装置。
10. （１０）前記Ｐ＋材料の最初に挙げた区域（１１）の部分はＳ字形の表面に沿っ て延在し、一方、２個の垂直な表面に沿ったの第２の区域（１０）の部分はＳ字 形の表面の端部を結んでいることを特徴とする請求の範囲第９項記載の半導体装 置。
11. （１１）前記Ｐ＋材料の最初に挙げた区域（１１）および第２の区域（１０）の 他の部分は前記垂直およびＳ字形側部によつて閉じられた表面中に延在する前記 蛇行状のチャンネルを限定していることを特徴とする請求の範囲第１０項記載の 半導体装置。
12. （１２）複数の第１の導体帯状指部（５６，５７）を備えたＳ字形の第１の導体 帯（５３／５４）を具備し、前記第１の導体帯および第１の導体帯状指部はそれ ぞれ前記Ｓ字形表面および前記最初に挙げた区域の他の部分と接触していること を特徴とする請求の範囲第１１項記載の半導体装置。
13. （１３）複数の第２の導体帯状指部（４２，４３）を備えた第２の導体帯（１３ ，１４）を具備し、前記第２の導体帯および第２の導体帯状指部はそれぞれ前記 垂直な表面および前記第２の区域の他の部分と接触していることを特徴とする請 求の範囲第１１項記載の半導体装置。
14. （１４）前記第２の導体帯（１３，１４）はまた前記Ｎ＋材料の領域（１２）と 接触しており、前記端子（Ｓ１，Ｓ２）の一方を構成していることを特徴とする 請求の範囲第１３項記載の半導体装置。
15. （１５）前記第２の導体帯状指部の一つ（４９，４３）は中断されており、前記 Ｓ字形表面のカーブに面した拡大した頭部（４８）を備えた第１の部分を有し、 前記第２の導体帯（１３）に接続されていることを特徴とする請求の範囲第１３ 項記載の半導体装置。
16. （１６）前記頭部（４８）は、２個の部分（５３，５４）を形成するように前記 第１の導体帯（５３，５４）を中断している第１の導電片（４７）を介して前記 第２の導体帯（１３，１４）に接続され、前記第２の導体帯状指部の１個は少な くとも第２の導電片（６２）を介して前記中断された第１の導体帯の前記部分の 一つ（５４）に接続されていることを特徴とする請求の範囲第１５項記載の半導 体装置。
17. （１７）前記ＰＭＯＳトランジスタによつて遮断できる最大電流Ｉが次の式で与 えられ、 Ｉ＝０．５（ｂ１＋１）／ＲＥ（ｂ１−１／ｂ２）ここで、ｂ１，ｂ２はそれぞ れ前記電流における前記ＰＮＰおよびＮＰＮトランジスタの電流増幅率であり、 ＲＥは前記ＰＮＰトランジスタのコレクタの抵抗と、前記ＮＰＮトランジスタの ベースの抵抗と、前記ＰＭＯＳトランジスタのソース・ドレイン路の抵抗との複 合抵抗であることを特徴とする請求の範囲第７項記載の半導体装置。
18. （１８）前記Ｎ＋材料の複数の領域（１２）の一つによつて構成されたソースと 、前記Ｐ−材料によつて構成されたチャンネルと、前記Ｎ導電型の低ドープ材料 によつて構成されたドレインとを備えたＤＭＯＳトランジスタ（ＤＭ）を具備し ていることを特徴とする請求の範囲第８項記載の半導体装置。
19. （１９）前記ＤＭＯＳトランジスタのチャンネル抵抗Ｒｄが次の式で与えられ、 Ｒｄ＝（ＶＢＥ・Ｒｂ／ｉｂ）１／２ ここで、ＶＢＥは前記ＰＮＰトランジスタのベース・エミッタ飽和電圧であり、 Ｒｂは前記ＰＮＰトランジスタのベース抵抗およびＮＰＮトランジスタのコレク タ抵抗の複合抵抗であることを特徴とする請求の範囲第１８項記載の半導体装置 。
20. （２０）請求の範囲第６項乃至第１９項のいずれか１項記載の半導体装置を２個 具備し、これらの半導体装置は前記端子（Ｓ１，Ｓ２）間に逆並列に接続されて いることを特徴とする半導体配置。
21. （２１）請求の範囲第１０項記載の半導体装置を２個具備し、これらの半導体装 置のそれぞれのＰ＋材料Ｓ字形表面は互いに入組んでいることを特徴とする半導 体配置。
22. （２２）細長いエミッタ（１０９）を有する第１のトランジスタ（Ｔ１）と、複 数の個々のエミッタ素子（１１５）によつて構成されたエミッタを有する１以上 の第２のトランジスタ（Ｔ２，Ｔ３）とを具備し、前記エミッタ素子（１１５） はすくなくとも部分的に前記細長いエミッタ（１０９）を囲み、それからほぼ一 定の距離に位置していることを特徴とする半導体装置。
23. （２３）前記複数の個々のエミッタ素子（１１５）に続いてボート状の通路が形 成されており、それは一方の側で前記細長いエミッタ（１０９）を囲みむように 直線部分と２個の４分の１の円部分よりなるの端部部分とを備えていることを特 徴とする請求の範囲第２２項記載の半導体装置。
24. （２４）前記細長いエミッタは実質上長方形であり、一方、前記ボート状の通路 はこの長方形の２個の短い側および長い側の一方を囲み、長い側の他方は前記通 路の両端部分と実質上同じレベルであることを特徴とする請求の範囲第２３項記 載の半導体装置。
25. （２５）前記第２のトランジスタ（Ｔ２，Ｔ３）のそれぞれのエミッタは前記通 路のサブパスによつて構成されていることを特徴とする請求の範囲第２４項記載 の半導体装置。
26. （２６）前記ボート状の通路を形成する前記エミッタ素子（１１５）は第１の導 電型（Ｎ）の材料の領域によつてそれぞれ構成され、ボート状の第１の区域（１ １０）を形成している第２の導電型（Ｐ）の材料中に埋設されて完全に囲まれ、 前記ボート状の通路および前記第１の区域（１１０）は共に部分的に前記第１の 導電型（Ｐ）の材料の第２の区域によつて構成されている前記長方形部分を囲み 、前記第１の区域（１１０）は第２のトランジスタの数に等しい数のサブ区域か ら構成され、前記第２の区域（１０９）は第１の電源導体（Ｓ１）に接続され、 一方前記サブパスの各領域（１１５）は第２の電源導体（Ｓ２）に電気的に結合 （７３′，７３′′）されていることを特徴とする請求の範囲第２５項記載の半 導体装置。
27. （２７）前記第１（１１０）および第２（１０９）の区域は、前記第１の導電型 （Ｎ）の材料の基体（７６）中に形成された前記第２の導電型（Ｐ）の材料の第 １（１０３）および第２（１０２）のウエル中にそれぞれ埋設され、多結晶シリ コン材料の第１（９０）および第２（９１）のフィールド板はそれぞれ前記第２ の区域（１０９）およびウエル（１０２）の縁の上および周囲ならびに前記第１ の区域（１１０）およびウエル（１０３）の縁の上および周囲に形成されている ことを特徴とする請求の範囲第２６項記載の半導体装置。
28. （２８）前記第１のフィールド板（９０）はまた前記第１の電源導体（Ｓ１）に 電気的に結合され、一方前記第２のフィールド仮（９２）の前記サブバスと協同 する部分はまた前記第２の電源導体（Ｓ２）に電気的に結合されていることを特 徴とする請求の範囲第２７項記載の半導体装置。
29. （２９）前記第１のトランジスタ（Ｔ１）はＰＮＰトランジスタであり、前記第 ２のトランジスタ（Ｔ２，Ｔ３）はＮＰＮトランジスタであつて前記第１のトラ ンジスタ（Ｔ１）と共にサイリスタスイッチを構成しており、前記領域（１１５ ）および前記区域の材料はそれぞれ高ドープＮ材料（Ｎ＋）およびＰ材料（Ｐ＋ ）であり、一方、前記ウエル（１０３，１０２）の材料は低ドープＰ材料（Ｐ− ）であり、前記基体（７６）の材料は非常に低ドープのＮ材料（Ｎ−−）であり 、前記第１のトランジスタ（Ｔ１）のコレクタおよび前記第２の各トランジスタ （Ｔ２，Ｔ３）のベースは前記サブ区域のそれぞれによつて構成され、一方、前 記第１のトランジスタ（Ｔ１）のベースおよび前記第２の各トランジスタ（Ｔ２ ，Ｔ３）のコレクタは前記基体（７６）によつて構成されていることを特徴とす る請求の範囲第２７項記載の半導体装置。
30. （３０）ＤＭＯＳトランジスタ（ＤＭ，第１４図）によつて構成されたターン・ オン装置を具備し、それは前記第２のトランジスタ（Ｔ２，Ｔ３）のそれぞれの コレクタ・エミッタ路を分路し、前記第１の区域（１１０）の材料（Ｐ＋）によ つて部分的に囲まれて埋設された第１の導電型材料（Ｎ）の別の領域によつて構 成された別の個々の素子（１１６）によつて構成されたソースを備え、前記ＤＭ ＯＳトランジスタはさらに前記基体（Ｎ−−）によつて構成されたドレインを備 え、このドレインは前記第１のウエル（１０３）の材料のチャンネルによつて前 記ソースと分離され、このチャンネル上に多結晶シリコン材料のゲート（９２） が位置していることを特徴とする請求の範囲第２７項記載の半導体装置。
31. （３１）前記ソースおよびドレインの材料はそれぞれ高ドープＮ（Ｎ＋）および 低ドープＮ（Ｎ−−）材料であり、前記チャンネル材料は低ドープＰ（Ｐ−）材 料であることを特徴とする請求の範囲第３０項記載の半導体装置。
32. （３２）前記他の個々の素子（１１６）が前記第１の区域（１１０）の端部付近 に埋設されていることを特徴とする請求の範囲第３０項記載の半導体装置。
33. （３３）前記他の個々の素子（１１６）が多結晶シリコン材料の帯によつて構成 された抵抗（Ｒ３）を介して前記第２の電源端子（Ｓ２）に電気的に結合されて いることを特徴とする請求の範囲第３０項記載の半導体装置。
34. （３４）ＰＭＯＳトランジスタ（ＰＭ１，ＰＭ２）によつて構成された１以上の ターン・オフ装置を具備し、それは前記第２のトランジスタ（Ｔ２，Ｔ３）のそ れぞれのベース・エミッタ接合を分路し、前記ＰＭＯＳトランジスタはそれぞれ 高ドープＰ材料（Ｐ＋）の第３（１４５）および第４（１４６）の区域によつて 構成され、非常に低ドープのＮ材料（Ｎ−−）の蛇行状チャンネルによつて分離 されたソースおよびドレインを備え、そのチャンネル上に多結晶シリコン材料の ゲート（１５０）が位置しており、前記各ターン・オフ装置は前記サブ区域の一 つにそれぞれ電気的に接続されていることを特徴とする請求の範囲第２６項記載 の半導体装置。
35. （３５）前記エミッタ（１１０，１０９）および前記電源導体（Ｓ１，Ｓ２）の 前記接続は大部分が前記電源導体に垂直に延在する電気導体によつて構成されて いることを特徴とする請求の範囲第２６項記載の半導体装置。
36. （３６）前記半導体装置は請求の範囲第２３項に従って構成され、一つの点（Ａ ，Ｂ）に対して対称に配置されていることを特徴とする半導体配置。
37. （３７）前記半導体装置はそれぞれ第２のトランジスタの対（Ｔ２，Ｔ３；Ｔ′ ２，Ｔ′３）を備え、これらの対はそれぞれボート状のエミッタ路を有し、その 解放された側は互いに反対方向を向いている（第１１図）ことを特徴とする請求 の範囲第３６項記載の半導体配置。
38. （３８）前記半導体装置はそれぞれ１個の第２のトランジスタ（Ｔ２．Ｔ′２） を備え、これら第２のトランジスタはボート状のエミッタ路を有し、その解放さ れた側は互いに反対方向を向いている（第２３図）ことを特徴とする請求の範囲 第３６項記載の半導体配置。
39. （３９）前記半導体装置のそれぞれの前記第２のトランジスタ（Ｔ２，Ｔ′２） のボート状のエミッタ路の一端は他の半導体装置の第１のトランジスタ（Ｔ１， Ｔ′１）のエミッタの部分に面しており、それに比較的短くて幅の広い導体帯（ １５４，１５１）によつて接続されており、前記エミッタ路（Ｔ２，Ｔ′２）の 一端はそれぞれ電源端子（Ｓ１，Ｓ２）に近接して位置し、それに比較的短くて 幅の広い導体帯（１５３，１５６）によつて接続されていることを特徴とする請 求の範囲第３６項記載の半導体配置。
40. （４０）ターン・オン装置（ＤＭ）およびターン・オフ装置（ＰＭ１，ＰＭ２） と協同しているサイリスタスイッチ（Ｔ１〜Ｔ３）を備えた１以上の半導体装置 を具備している半導体配置において 各半導体装置においては前記サイリスタスイッチ（Ｔ１〜Ｔ３）および前記ター ン・オン装置（ＤＭ）は電気的に分離された第１の箱状部分（７４）中に集積さ れ、前記ターン・オフ装置（ＰＭ１，ＰＭ２）は電気的に分離された第２の箱状 部分（１４４）中に集積されていることを特徴とする半導体装置。
41. （４１）前記サイリスタスイッチは細長いエミッタ（１０９）を有する第１のト ランジスタ（Ｔ１）と複数の個々のエミッタ素子（１１５）によつて構成された エミッタを有する１以上の第２のトランジスタ（Ｔ２，Ｔ３）を具備しており、 それらエミッタ素子（１１５）は前記細長いエミッタ（１０９）を少なくとも部 分的に囲んでそれからほぼ一定の距離に位置していることを特徴とする請求の範 囲第３６項記載の半導体装置。