JPS58208905A - タイムベ−スコレクタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は例えばビデオテープレコーダやオーディオテ
ープレコーダの再生信号のように時間軸誤差を有する信
号中のその時間軸誤差を除去するためのタゝイムベース
コレクタＶＣ関スル。

この種のタイムベースコレクタの構成としては、一般に
は時間軸誤差を有する入力信号を、この入力信号と同期
し、これと同じ時間軸誤差を有する書き込みクロックに
よってメモリに書き込み、この書き込んだ入力信号を時
間軸誤差を有しない基準の読み出しクロックによって読
み出すことｋよって時間軸誤差を除去するようなものと
なってぃる。ところで、この場合にメモリに書き込まれ
た信号を即座に読み出そうとすると、即ち書き込みアド
レスと読み出しアドレスの初期値゛を同じにすると、時
間軸誤差のため書き込みよりも読み出しが早くなってし
まい、その結果読み出された信号としては元の信号と全
く違った信号となってしまうようなことになる。一般に
このようになることをメモリのオーバーフローと呼んで
いる。従来、メモリがこのようにオーバーフローしない
ように、通常は書き込みアドレスに対して読み出しアド
レスを時間軸誤差分を見込んだ分だけ遅らすようにして
いる。この読み出しアドレスと書き込みアドレスのずれ
量、つまりアドレス距離はあまり大きいとメモリの容量
がその分だけ大きくなることから、なるべく最大時間軸
誤差を見込んでメモリの容量があまりにも大きくならな
いような適当な値に選定されるものである。

しかしながら、このように時間軸誤差の最大値を見込ん
で読み出しアドレスと書き込みアドレスのアドレス距離
を選定したとしても、再生信号中に大きなドロップアウ
トがあったり、また、例えば外部から回転系に力が加わ
って、サーボが狂ってしまったりするときは、再生信号
が得られなくなり、これが時間軸誤差とされてしまうの
で、やはりメモリがオーバーフローしてしまうことがあ
る。すなわち、入力ドロップアウトあるいはサーボ系の
ばらつきはそのまま時間軸誤差として検出され、それが
メモリの書き込みアドレスと読み出しアドレスの差より
も大きくなればメモリはオーバーフローしてしまうので
ある。

従来は、このようなドロップアウト等のオーバーフロー
を考慮してメモリがオーバ−フローになる以前にテープ
レコーダ自体に負帰還をかけてメモリがオーバーフロー
しないようにしている。

この発明は以上の点に鑑み、テープレコーダに負帰還を
かけるようなことをしないでタイムペースコレクタだけ
でメモリのオーバーフローラ防止することかできるよ５
にしたものを提案しようとするものである。

以下、この発明の幾つかの実施例を図を８照しながら説
明しよう。

第１図において、（１）はテープレコーダ等の再生信号
のように時間軸誤差を有する入力信号８Ａが供給される
入力端子であって、この入力端子（１）を通じた信号Ｓ
Ａは人／Ｄコンバータ（２）に供給されると共にＰＬＬ
回路で構成される書き込みクロック発生器（４）に供給
される。書き込みクロック発生器（４）では入力信号８
Ａの最高周波数の２倍以上の周波数であって、かつ、入
力信号と同じ時間軸誤差を有する書き込みクロックＷｃ
ｋが得られる。この書き込みクロックＷｅ　ｋは人／Ｄ
コンバータ（２）に供給されて、入力信号ＳＡがサンプ
リングされてデジタル信号ＤＡ６Ｃ変換される。このデ
ンタル信号ＤＡはメモリ（３）に供給される。一方、書
き込みクロックＷｃｋは薔き込みアドレスカウンタ（５
）ｋ供給されてメモリ（３）に書き込むデジタル信号Ｄ
Ａの書き込みアドレスが設定され、上記デジタル信号Ｄ
Ａがメモリ（３）の所定のアドレスに順次記憶される。

入力信号８Ａは、またＰＬＬ回路で構成される読み出し
クロック発主婚（６）Ｋ供給され、これよりは入力信号
周波数には同期するが入力信号ＳＡの位相つまり時間［
１１差成分には応答しないようにされた読み出しクロッ
クＲｅ　ｋが得られろ、この例ではこの読ま出しクロッ
クの８波数は書き込みクロック周波数と同じとされる。

との耽み出しクロック信嶋Ｒｃｋは読み出しアドレスカ
ウンタ（７）に供給され、この読み出しアドレスカウン
タ（７）からの読み出しアドレス情報によってメモリ（
３）に１：キ込まれていた情報が順次読み出され、その
読み出されたデジタル信号がＤ　／　Ａ　＝ｔンバータ
（８）Ｋ供給される。このＤ／Ａコンバータ（８）Ｋは
読み出シクロツク信号ＢＩｃｋが供給されて、その読み
出されたデジタル信号が元のアナログ信号に戻され、出
刃端子（９）に廊出される。この場合、誉き込みアドレ
スに対して読み出しアドレスはそのスタート値が第２図
に示すようにずれるようにされており、そのずれ量は罰
述したように入力信号中の時間軸誤差の最大を見込むよ
うにされている６第２麿では例えは曹き込みアドレスが
〔０００・・・・・０〕から姑まる場合に読み出しアド
レスは〔１００・・・・・０〕から始まるように、即ち
読み出しアドレスはメ・そり（３）の全容量の中央のア
ドレス値から始まるよう忙設定される。つまり読み出し
がその分だけ遅れることになるわけである。

そして、この発明においてはドロップアウト等によるメ
モリのオーバーフローを除去するため次のように考慮す
る。即ち書き込みアドレスカウンタ（５）からの書き込
みアドレス情報と読み出しアドレスカウンタ（力からの
読み出しアドレス情報が減算器（ＩＱｌに供給される。

この減算器αａにおいては両アドレス情報（デジタル信
号）の差が出力として得られる。そしてこの減算器α〔
の出力ＳＢは比較器ａυの°一方の入力端に供給される
。比較器ａυの他方の大力端にはそれぞれ比較用基準値
発生器（１３からの基準値が供給されている。

そして、減算器（ＩＱにおいて検出されたメモリ（３）
の書き込みアドレスと読み出しアドレスとの差が基準値
より小さくなったとき比較器αυの出力により読み出し
クロック発生器（６）のＰＬＬ回路のループが切られる
とともに、減算器（１（１からの読み出しと曹き込みの
アドレス距離に相当する差出力（デジタル信号）がＤ／
Ａコンバータ（１３１供給されてアナログ電圧に変換さ
れ、このアナログ電圧によって上記読み出しクロック発
生器（６）のＰＬＬ回路の可変周波数発振器を制御する
。

このようにすれば、読み出しクロック周波数は、読み出
しと書き込みのアドレス距離に対応して変化するので、
再生信号の位相変位が予め見込んだ時間軸誤差よりも大
きくなった場合においても、メモリ（３）のオーバーフ
ローは防ぐことができる。

曹ぎ込みクロック発生器（４）及び筬み出しクロック発
生器（６）の具体構成の一例を第３図及び第４図に示し
、以上の回路動作をさらに詳細に説明する。

即ち第３図は書き込みクロック発生器（４）の具体構成
の一例ｔ、第４図は読み出しりｐツク発生器（６）の具
体構成の一例を、それぞれ示している。

書き込みクロック発生器（４）及び読み出しクロック発
生器（６）はそれぞれ可変周波数発振器（ハ）及び１ｉ
１１噌を有している。そして、入力端子卿及び６υを通
じた再生信号はゲート回路（転）及び−を通じて位相比
戟器賜及び１に供給される。ゲート回路し及びｔ６ｚは
大力信号の時間′＠誤差成分を有する信号として代表さ
れるものをゲートするためのもので、この時間軸誤差を
有する信号として取り出される信号としては、例えば再
生信号がビデオ信号の場合にはカラーバースト信号が用
いられる０位相比較器！４３１及び１ｔｉ３１の他方の
入力端子には可変周波数発振器１４シ及び鐘の出力信号
が分周器−及び１１１ｉｂｌｌによってこれらゲート回
路咄及びｆｉ２１から得られる信号と等しい周波数に分
周されて供給される。そしてその比較出力がローパスフ
ィルター及び−を通じて可変周３数発振器姑及び時に供
給されてその発振周波数が制御され、その発信出力が分
周器（４９Ｉ及び艶を通じて出力端４４Ｉ及び−に尋出
される。

この場合、薔ぎ込みクロック発生器（４）のローノくス
フイルタ（ロ）の時定数τｌは比較的小さくされ、ゲー
トされた信号周波数に可変周波数発振器＋＋：１１の出
力Ｊｆｉ１阪Ｆが同期すると共にその信号の位相にもこ
の可変周波数発振器（４５１の出力が同期するようにさ
れる。つまり可変周波数発振器（ハ）の出力は入力信号
の周波数及び位相にロックしたものであって入力信号の
時間軸誤差成分を有している。一方、読み出しクロック
発生器（６）のローパスフィルターは比較的その時定数
τ２は大きく、このため可変周波数発振器−の出力信号
は入力信号周波数のみに同期しその位相には同期しない
ようにされている。つまり可変周波数発振器日の出力信
号は入力信号の周波数にはロックしても入力信号の時間
軸誤差は有し′ない信号である。

そして、この例の場合、読み出しクロック発生器（６）
の位相比較器Ｂ）とローノくスフイルターとの間にスイ
ッチ回路（６０８）が設けられ、このスイッチ回路（６
０８）の一方の入力端に位相比較器（へ）の出力が供給
され、他方の入力端にＤ／Ａコンノく一タ（１３の出力
が供給される。そして、このスイッチ回路（６０Ｓ）が
比較器住υの出力によってスイッチング制御される。す
なわち、読み出しと書き込みのアドレス距離が所定の値
よりも大きいときは、スイッチ回路（６０８）は図の状
態に切り換えられており、ＰＬＬループが構成されてい
る。読み出しと書き込みのアドレス距離が小さくなって
、所定の値よりも小さくなったときはスイッチ回路（６
０８）は図の状態とは逆の状態に切り換えられてＰＬＬ
ループが切られて、可変周波数発振器時はフリーラン処
されるとともにＤ／ＡコンバータαＪからのアドレス距
離に応じた電圧により制御される。

以上の例はメモリとしてＲＡＭ　（ランダムアクセスメ
モリ）等を使用する場合の例であるが、メモリとしては
シフトレジスタも使用することができる。第５図はその
場合の例で、メモリ（ハ）としてシフトレジスタが用い
られる。そして、この場合のメモリ＠の構成の一例とし
て第６図に示すようなものが用いられる。すなわち、メ
モリ＠として容量の同じ３個のシフトレジスタ（２２１
）（２２２）（２２３）が設けられる。

入力端争いを通じたデジタル信号（例えばＰＣＭオーデ
ィオ信号）は、１個のシフトレジスタの容量分ずつ、順
次スイッチ回路（２２４）によって切り換えられて各シ
フトレジスタ（２２１Ｘ２２２）（２２３）に供給され
る。書き込みクロックは、＠き込みクロック発生器Ｇに
おいて形成され、第３図のような構成により入力端子−
を通じた入力デジタル信号中からゲートされた信号（例
えばブロック同期信号）の周波数及び位相に同期するよ
うにされている。そして、この書き込みクロックは端子
（２２９）を通じてスイッチ回路（２２６）（２２７）
（２２８）麺より、３個のシフトレジスタ（２２１）（
２２２）（２２３）に、その容量分の期間ずつ順次供給
されるようにされる。

つまり、書き込みクロックは同じ時点で複数のシフトレ
ジスタに供給されることはなく、常にいずれか１つのシ
フトレジスタにのみ供給される。そして、スイッチ回路
（２２４）とスイッチ回路（２２６）（２２７）（２２
８）の切換が連動されることにより、各シフトレジスタ
（２２１）（２２２）（２２３）に、その容量分ずつ入
力デジタル信号が順次書き込まれるものである。

一方、読み出しクロック発生器（２）は、第４図のよう
な構成とされ、これより入力デジタル信号中からゲート
された信号の周波数にのみロックし、入力デジタル信号
の時間軸誤差は含まない読み出しクロックが得られる。

この読み出しクロックは端子（２２０）を通じて、スイ
ッチ回路（２２６）（２２７）（２２８）によって、３
個のシフトレジスタ（２２１）〜（２２３）のうち書き
込み状態になく、かつ、その前に書き込みが完了された
１個のシフトレジスタに供給されるようにされ、さらに
、これらスイッチ回路（２２６）（２２７）（２２８）
の切換に連動して読み出しクロックが供給されるシフト
レジスタを選択するように切り換えられるスイッチ回路
（２２５）を通じて出力端子−に読み出し出力が取り出
される。この場合、第６図にも示したように、書き込み
は各シフトレジスタの始めの位置から行なうようにする
とともに読み出しは、各シフトレジスタの中央の位置か
ら始めるようにされる。

この例の場合に、各シフトレジスタがオーバーフローし
ないようにするには次のようにされている。すなわち、
書き込みクロック信号が書き込みアドレスカウンタ（ホ
）に供給される。また、読み出しクロック信号が読み出
しアドレスカウンタ（４）に供給される。カウンタ（ハ
）は各シフトレジスタの書き込み初期位相に相当するカ
ウント値からカウントを開始し、カウンタ（２ψは各シ
フトレジスタノ＝み出し初期位相に相当する前記曹き込
み初期位相に相当するカウント値とは所定値だけ異なる
カウント値からカウントを開始する。これらカウンタ四
Ｇ！旬のカウント情報は減算器（２７）に供給され、そ
の差に応じた電圧ＥｓがＤ／Ａコンパ−タムより得られ
、読み出しクロック発生器■に供給される。また、減算
器（２力の出力が比較器Φに供給されて、基準値発生器
（２０１）からの基準値と比較され、その出力が読み出
しクロック発生器（至）に供給される。

そして、前述の例と同様に、減算器（２７）の出力が基
準値より小さくなったとぎ、即ち、読み出しと書き込み
のアドレス距離か所定値より小さくなったとさ、読み出
しクロック発生器（２）の可変周波数発振器がフリーラ
ンの状態にされると同時に、この可変周波数発振器がｆ
）／Ａコンパータムの出力電圧によって読み出しと書き
込みのアドレス距離に応じて制御される。

以上の例では比較器の出力忙より読み出しクロック発生
器のみを制御するようにしたが、第７図に示すように、
第１図の実施例において、比較器圓の出力を書き込みク
ロック発生器（４）Ｋも供給して、読み出しと書き込み
のアドレス距離が所定値より小さくなったときには、読
み出しクロックを上述のように制御するとともに書き込
みクロック周波数を下げるようにする。

書き込みクロック発生器（４）からの書き込みクロック
周波数を下げるには、曹き込みクロック発生器（４）は
第８図に示すような構成とすればよい。すなわち、この
場合には、可変周波数発振器α９の出力信号を位相比較
器（４３に供給する際の分局器として分周比が異なる、
例えば−の分周器（４６Ａ）とみ出しと書き込みのアド
レス距離が所定値より大きいときは分周器（４６Ａ）を
、アドレス距離が所定値より小さくなったときは分局器
（４６Ｂ）を、それぞれ選択するように比較器（１１）
の出力によりスイッチ回路（４７）を切り換えるように
するものである。

このようにすれば、クロック周波数が下がることによっ
てメモ’Ｊ’　＋３１の容量が冥質上増加したのと同じ
効果があり、オーバーフローが確実に防止できるととも
に、タイムベースコレクションの効果も第１図例よりも
保つことができる。

以上のようにして、この発明によれば、書き込みと読み
出しのアドレス距離を監視し、このアドレス距離が所定
値以下となったとぎ、読み出しクロックを得る可変周波
数発振器をフリーランにするとともに、アドレス距離に
応じた電圧によりこの可変８彼数発振器を制御すること
によりメモリがオーバーフローするのを回避丁゛ること
かできる。

なお、以上の例では、書き込みクロック周波数と読み出
しクロック周波数とを等しくした場合であるか、タイム
ベースコレクションと同時に時間軸圧縮あるいは時間軸
伸長をすることを考慮するときは、書き込みクロック周
波数と読み出しクロック周波数との比が所定値となるよ
うにされるものである。

【図面の簡単な説明】

第１図はこの発明の一例のブロック図、第２図はその要
部の一例を説明するための図、第３図及び第４図はその
要部の一例のブロック図、第５図はこの発明の他の例の
ブロック図、第６図はその要部の一例のブロック図、第
７図はこの発明のさらに他の例のブロック図、第８図は
その要部の一例のブロック図である。 ９ 第１凶 第２；＜１ 第３因　生 第５１・ｉ ＋８１・１ 弔ｌ凶

Claims (1)

【特許請求の範囲】
1. 時間軸誤差を有する入力信号が供給されるメモリと、こ
   のメモリに対する書き込みクロックを発生する書き込み
   クロック発生器と、上記メモリに対する読み出しクロッ
   クを発生する読み出しクロック発生器と、上記書き込み
   クロックをカウントして上記メモリの書き込みアドレス
   を決める第１のカウンタと、上記読み出しクロックをカ
   ウントして読み出しアドレスを決める第２のカウンタと
   を有し、上記書き込みクロック発生器はＰＬＬ回路で構
   成され、上記入力信号の周波数及び位相にその書き込み
   クロックがロックするようにされ、上記読み出しりはツ
   ク発生器もまたＰＬＬ回路で構成されるもその読み出し
   クロックは上記入力信号の周波数にのみロックするよう
   にされ、上記入力信号が上記書き込みクロックによって
   メモリに書き込まれ、上記読み出しクロックによってメ
   モリから読み出されることにより上記時間軸誤差が除去
   されるようにされるものにおいて、上記第１及び第２の
   カウンタのアドレス値の差が検出され、その差が所定値
   以下となったとぎ、上記読み出しクロック発生器のＰＬ
   Ｌルーグが切られてその可変周波数発振器がフリーラン
   にされると同時にこの可変周波数発振器に上記減算器の
   出方に応じた電圧によって上記可変周波数発振器が制御
   されるようになされたタイムベースコレク！。