JPS58213510A - 増幅回路 - Google Patents

増幅回路

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Publication number
JPS58213510A
JPS58213510A JP9617782A JP9617782A JPS58213510A JP S58213510 A JPS58213510 A JP S58213510A JP 9617782 A JP9617782 A JP 9617782A JP 9617782 A JP9617782 A JP 9617782A JP S58213510 A JPS58213510 A JP S58213510A
Authority
JP
Japan
Prior art keywords
emitter
collector
resistor
transistor
resistance
Prior art date
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Pending
Application number
JP9617782A
Other languages
English (en)
Inventor
Shigeru Kawamura
茂 川村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Faurecia Clarion Electronics Co Ltd
Original Assignee
Clarion Co Ltd
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Filing date
Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はトランジスタを用いた増幅回路に関する。
ループの負帰還をかけるのが常であった。この方法には
確かに利点もあるが、%にオーディオ・77プにおいて
は、高音域における不安定性などの欠点が指摘されてい
る。
本発明の目的は、したがって、オープン譬ルーズの負帰
還を有しない、低歪の増幅回路を提供することである。
上記目的を達成するために、本発明による増幅回路は、
入力回路がエミッタ抵抗を有するエミッタ接地型の増幅
トランジスタで、負荷がカレント・ミラーを介して上記
入力回路に結合された、上記エミッタ抵抗のn倍の抵抗
値を有する抵抗とnヶのノ険方向ダイオードの直列接続
であることす駿旨とする。
本発明の有利な実施の態様においては、上記順方向ダイ
オードは上記増幅トランジスタと同一の、ベース・コレ
クタ・ショート接続されたトランジスタである。上記工
きツタ抵抗は零であっても差支えない。この場合には上
記ダイオードと直列に以下に附図な紗照しながら、実施
例を用いて本発明を一層許しく説明するが、それらは例
示に過ぎず、本発明の枠な越えることなしにいろいろな
改良や変形があり得ることは勿論である。
第1図は本発明による増幅回路の回路図である。
入力端子lは高いhF!c ’に有するnpn型の増幅
トランジスタTr1のベースに接続され、そのトランジ
スタTrlのエミッタはエミッタ抵抗比1を通して接地
され、コレクタはカレント・ミラーを構成、している一
方のpnp型のトランジスタTr2のコレクタに接続さ
れている。トランジスタT r 2ベースとカレント・
ミラーを構成している他方のpnp型のトランジスタT
r3のペースはともにトランジスタT r 2のコレク
タに接続され、それらのトランジスタTr2およびT 
r 3のエミッタはともIl′c電源端子2から電流を
供給される。トランジスタTr3のコレクタは、トラン
ジスタTr1と同じ特性を有する、コレクタ・ペース・
ショート接続されたn個のトランジスタTr4.・・・
TrH+3および抵抗R2の直列接続を通して接地され
ている。出力はトランジスタTr3のコレクタに接続さ
れた出力端子3から取り出される。
第1図に示す回路は以下のように動作する。トランジス
タTr2およびトランジスタTr3は同一特性を有し、
それらを流れる電流それぞれ】および1′は相等しい。
一力、TrlとTr4.・・・T r n+3もまた同
じ特性を持っているので、それらのベース−エミッタ間
の電圧■Bll w ■BF!4 * ”” BF!y
l+3は同一である0これをVBKと書けば、入力端子
1に加えられる電圧vxnと出力端子3に表われる電圧
■。の間の関係はつぎのように表わされる。
VIN = VBIC+ R1x 1  =−(1)■
o −nVBB + R2X I’ ・・・ (2)I
 = 1’であるから、(2)式は Vo= nVBll、−1−R2I   ・−(25と
書ける。(1)式と両式から1を消去すればとなる。こ
こで、R2−nR1であれば、(3)式はV(、= n
VBll++ n (VIN’  VBE )”’nV
zn −(4)となり、出力端子3に現われる電圧は入
力端子1に加えられた電圧のn倍となる。すなわち、第
1図に示された回路はn倍の噌幅器を表わす。
以上の説明から明らかな通り、エミンタ抵抗几1は零で
あっても差支えない。このときには、勿論、抵抗比2も
また零である。
以上説明した通り、本発明によれば、%に集積回路にお
いて、低歪の増幅回路がオーブン・ループ負帰還なしで
実現でき、高音域の安定性圧すぐれた低歪増幅回路が可
能となる。
【図面の簡単な説明】
第1図は本発明による増幅回路の回路図である。 1・・・入力端子、2・・・電源端子、3・−・出力端
子、Tr1#  Tr41 ”’ TI’n+3 ”’
 npn )ランジスタ、’rr2゜Ill r3・・
・pnp )ランジスタ、几1.■1.2・・・抵抗。 特許出願人  クラリオン株式会社 代理人 弁理士  永 1)武 三 部第1図

Claims (3)

    【特許請求の範囲】
  1. (1)入力回路がエミッタ抵抗を有するエミッタ接地型
    の増幅トランジスタで、負荷がカレント・ミラーを介し
    て上記入力回路に結合された、上記エミッタ抵抗のn倍
    の抵抗値を有する抵抗とnヶの順方向ダイオードの直列
    接続であることを特徴とする増幅回路。
  2. (2)上記順方向ダイオードが上記増幅トランジスタと
    同一のベース−コレクターショート接続されたトランジ
    スタであることを特徴とする特許請求の範囲第1項記載
    の増幅回路。
  3. (3)  上記エミッタ抵抗が零であることを特徴とす
    る特許請求の範囲第1項記載の増幅回路。
JP9617782A 1982-06-07 1982-06-07 増幅回路 Pending JPS58213510A (ja)

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JPS58213510A true JPS58213510A (ja) 1983-12-12

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4605907A (en) * 1985-05-20 1986-08-12 Teledyne Industries, Inc. Precisely adjustable voltage controlled current mirror amplifier

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5199952A (ja) * 1975-02-28 1976-09-03 Mitsubishi Electric Corp

Patent Citations (1)

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