JPH0363847B2 - - Google Patents
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- Publication number
- JPH0363847B2 JPH0363847B2 JP58051228A JP5122883A JPH0363847B2 JP H0363847 B2 JPH0363847 B2 JP H0363847B2 JP 58051228 A JP58051228 A JP 58051228A JP 5122883 A JP5122883 A JP 5122883A JP H0363847 B2 JPH0363847 B2 JP H0363847B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- resistor
- collector
- power supply
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/302—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in bipolar transistor amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は増幅回路に関し、特にエミツタ接地増
幅回路を構成するにあたり、トランジスタの相互
コンダクタンスのもつ温度係数による利得の温度
変化を相殺するところの増幅回路に関する。
幅回路を構成するにあたり、トランジスタの相互
コンダクタンスのもつ温度係数による利得の温度
変化を相殺するところの増幅回路に関する。
（従来技術）
エミツタ接地増幅回路では、差動入力形式の回
路に比べて雑音特性で有利であり、低雑音特性が
要求される増幅回路等に使用される。
路に比べて雑音特性で有利であり、低雑音特性が
要求される増幅回路等に使用される。
第１図は、エミツタ接地増幅回路の従来回路例
であり、トランジスタQ1，Q2、抵抗R1，R2、定
電流源CS1より構成されている。抵抗R1により入
力端子１に接続された入力初段エミツタ接地トラ
ンジスタQ1のベースにベースバイアス電流が供
給されている。トランジスタQ1のコレクタは負
荷抵抗R2に接続されるとともに、出力バツフア
トランジスタQ2のベースに接続されており、ト
ランジスタQ2のエミツタは定電流源CS1に接続さ
れるとともに出力端子３に接続されている。
であり、トランジスタQ1，Q2、抵抗R1，R2、定
電流源CS1より構成されている。抵抗R1により入
力端子１に接続された入力初段エミツタ接地トラ
ンジスタQ1のベースにベースバイアス電流が供
給されている。トランジスタQ1のコレクタは負
荷抵抗R2に接続されるとともに、出力バツフア
トランジスタQ2のベースに接続されており、ト
ランジスタQ2のエミツタは定電流源CS1に接続さ
れるとともに出力端子３に接続されている。
この従来回路において電圧利得GVは周知のご
とく GV＝gm・RL ………(1) で表わされ、負荷抵抗RLとトランジスタの相互
コンダクタンスgmの積で得られる。ここで相互
コンダクタンスgmは、 gm＝ｑ／KT・IC ………(2) で与えられる。ただし、ｑは電子の電荷、Ｋはボ
ルツマン定数、Ｔは絶対温度、ICはコレクタ電流
である。
とく GV＝gm・RL ………(1) で表わされ、負荷抵抗RLとトランジスタの相互
コンダクタンスgmの積で得られる。ここで相互
コンダクタンスgmは、 gm＝ｑ／KT・IC ………(2) で与えられる。ただし、ｑは電子の電荷、Ｋはボ
ルツマン定数、Ｔは絶対温度、ICはコレクタ電流
である。
さらに、コレクタ電流ICは、抵抗R1により供給
されるベースバイアス電流のトランジスタQ1の
電流増幅率倍されたもので、 IC＝hFEQ1×（VCC−VBEQ1／R1） …(3) で表わされる。ただし、hFEQ1はトランジスタQ1
の電流増幅率、VBEQoはトランジスタ番号ｎの順
バイアスベース・エミツタ間電圧、VCCは電源電
圧である。
されるベースバイアス電流のトランジスタQ1の
電流増幅率倍されたもので、 IC＝hFEQ1×（VCC−VBEQ1／R1） …(3) で表わされる。ただし、hFEQ1はトランジスタQ1
の電流増幅率、VBEQoはトランジスタ番号ｎの順
バイアスベース・エミツタ間電圧、VCCは電源電
圧である。
従つて、この従来回路の電圧利得GVは、
GV＝ｑ／KT×hFEQ1・（VCC−VBEQ1／R1）×R2 (4)
で与えられ、（ｑ／KT）、hFE、VBE、R1、R2のバ
ラツキによる利得のバラツキを受ける。
ラツキによる利得のバラツキを受ける。
第２図は、かかるバラツキ要因を抑え、バイア
スを安定化したエミツタ接地増幅回路の従来回路
例である。
スを安定化したエミツタ接地増幅回路の従来回路
例である。
第２図において、入力初段エミツタ接地トラン
ジスタQ10のコレクタは負荷抵抗R10に接続され
るとともに、出力バツフアトランジスタQ11のベ
ースに接続されている。トランジスタQ11のエミ
ツタは出力端子１２、抵抗R11及び、トランジス
タQ13とエミツタ共通接続され差動回路を構成す
るトランジスタQ12のベースに接続されている。
差動トランジスタQ12，Q13のコレクタはそれぞ
れトランジスタQ14，Q15より構成される能動負
荷に接続され、共通接続されたエミツタは定電流
源CS2を介して電源端子１１に接続されている。
一方、差動トランジスタQ13のベースには抵抗
R13とR14による電圧分割で与えられる電圧をト
ランジスタQ16によつてレベルシフトした後、基
準電圧として与えられている。入力端子１０に接
続されている初段トランジスタQ10のベースに
は、帰還抵抗RFを介して差動トランジスタQ13の
コレクタに接続され、ベースバイアス電流が供給
されるとともに、差動トランジスタQ12，Q13の
ベース電位が平衡を保つように、コンデンサＣと
帰還抵抗RFにより、直流負帰還が、かけられて
いる。ここでコンデンサＣは交流成分をバイパス
し、トランジスタQ10のベースに直流負帰還をか
けるためのものである。
ジスタQ10のコレクタは負荷抵抗R10に接続され
るとともに、出力バツフアトランジスタQ11のベ
ースに接続されている。トランジスタQ11のエミ
ツタは出力端子１２、抵抗R11及び、トランジス
タQ13とエミツタ共通接続され差動回路を構成す
るトランジスタQ12のベースに接続されている。
差動トランジスタQ12，Q13のコレクタはそれぞ
れトランジスタQ14，Q15より構成される能動負
荷に接続され、共通接続されたエミツタは定電流
源CS2を介して電源端子１１に接続されている。
一方、差動トランジスタQ13のベースには抵抗
R13とR14による電圧分割で与えられる電圧をト
ランジスタQ16によつてレベルシフトした後、基
準電圧として与えられている。入力端子１０に接
続されている初段トランジスタQ10のベースに
は、帰還抵抗RFを介して差動トランジスタQ13の
コレクタに接続され、ベースバイアス電流が供給
されるとともに、差動トランジスタQ12，Q13の
ベース電位が平衡を保つように、コンデンサＣと
帰還抵抗RFにより、直流負帰還が、かけられて
いる。ここでコンデンサＣは交流成分をバイパス
し、トランジスタQ10のベースに直流負帰還をか
けるためのものである。
第２図の回路において、電圧利得GV1は、
GV1＝gm・R10 ………(5)
で表わされる。ここでgmはトランジスタQ10の相
互コンダクタンスであり、 gm＝ｑ／KT・IC ………(6) で表わされる。ここで、ICはトランジスタQ10の
コレクタ電流である。
互コンダクタンスであり、 gm＝ｑ／KT・IC ………(6) で表わされる。ここで、ICはトランジスタQ10の
コレクタ電流である。
一方、抵抗R10の両端の電位差VR10はトランジ
スタQ12とQ13のベース電位が等しいために、抵
抗R13の両端の電位差に等しく、抵抗R13とR14、
電源電圧VCCとで、 VR10＝R13／R13＋R14VCC ………(7) で与えられる。従つて、トランジスタQ10のコレ
クタ電流ICは、 IC＝VR10／R10＝R13／R10・１／（R13＋R14）VCC……
(8) で与えられ利得GV1は(5)、(6)、(8)式より、 GV1＝ｑ／KT・R13／（R13＋R14）・VCC……(9) で与えられる。従つて、利得GV1は抵抗の相対比
で決定され、安定であるが、（ｑ／KT）で表わ
される項を有しているため、温度係数を有し、温
度変動による利得変動を生じる。
スタQ12とQ13のベース電位が等しいために、抵
抗R13の両端の電位差に等しく、抵抗R13とR14、
電源電圧VCCとで、 VR10＝R13／R13＋R14VCC ………(7) で与えられる。従つて、トランジスタQ10のコレ
クタ電流ICは、 IC＝VR10／R10＝R13／R10・１／（R13＋R14）VCC……
(8) で与えられ利得GV1は(5)、(6)、(8)式より、 GV1＝ｑ／KT・R13／（R13＋R14）・VCC……(9) で与えられる。従つて、利得GV1は抵抗の相対比
で決定され、安定であるが、（ｑ／KT）で表わ
される項を有しているため、温度係数を有し、温
度変動による利得変動を生じる。
（発明の目的）
本発明の目的は、エミツタ接地増幅回路におい
て、従来の抵抗及び電流増幅率hFEのバラツキに
よる影響を抑制した回路に加え、更に利得式の温
度係数である（ｑ／KT）の項を相殺し、温度変
動に対しても安定した利得を得る増幅回路を提供
することにある。
て、従来の抵抗及び電流増幅率hFEのバラツキに
よる影響を抑制した回路に加え、更に利得式の温
度係数である（ｑ／KT）の項を相殺し、温度変
動に対しても安定した利得を得る増幅回路を提供
することにある。
（発明の構成）
本発明の増幅回路は、ベースが入力端子に接続
されエミツタが接地電位に接続されコレクタが第
１の抵抗を介して電源に接続されると共に出力端
子に接続された第１のトランジスタと、アノード
が基準電流供給回路に接続されカソードが接地電
位に接続されたダイオードと、ベースが前記ダイ
オードのアノードに接続されエミツタが第２の抵
抗を介して接地電位に接続されコレクタが第３の
抵抗を介して電源に接続された第２のトランジス
タと、該第２のトランジスタのコレクタの直流電
位と前記第１のトランジスタのコレクタの直流電
位との電位差を検出しこれら両直流電位を等しく
するための前記入力端子への負帰還手段とを備え
ることからなつている。
されエミツタが接地電位に接続されコレクタが第
１の抵抗を介して電源に接続されると共に出力端
子に接続された第１のトランジスタと、アノード
が基準電流供給回路に接続されカソードが接地電
位に接続されたダイオードと、ベースが前記ダイ
オードのアノードに接続されエミツタが第２の抵
抗を介して接地電位に接続されコレクタが第３の
抵抗を介して電源に接続された第２のトランジス
タと、該第２のトランジスタのコレクタの直流電
位と前記第１のトランジスタのコレクタの直流電
位との電位差を検出しこれら両直流電位を等しく
するための前記入力端子への負帰還手段とを備え
ることからなつている。
（実施例）
以下、本発明について図面を参照して詳細に説
明する。
明する。
第３図は本発明の一実施例の回路図である。第
２図と同一素子、同一機能端子には同一符号を付
して、その詳細な説明を省略する。
２図と同一素子、同一機能端子には同一符号を付
して、その詳細な説明を省略する。
第３図において、ダイオード接続されたトラン
ジスタQ18のエミツタは接地され、トランジスタ
Q18のコレクタ・ベース接続端子は、一端が電源
端子１１に接続され基準電流供給回路を構成する
抵抗R16の他端に接続されるとともに、トランジ
スタQ17のベースに接続されている。トランジス
タQ17のエミツタは抵抗R15を介して接地され、
トランジスタQ17のコレクタは抵抗R13を介して
電源端子１１に接続されるとともに、トランジス
タQ16のベースに接続されている。
ジスタQ18のエミツタは接地され、トランジスタ
Q18のコレクタ・ベース接続端子は、一端が電源
端子１１に接続され基準電流供給回路を構成する
抵抗R16の他端に接続されるとともに、トランジ
スタQ17のベースに接続されている。トランジス
タQ17のエミツタは抵抗R15を介して接地され、
トランジスタQ17のコレクタは抵抗R13を介して
電源端子１１に接続されるとともに、トランジス
タQ16のベースに接続されている。
本実施例において、抵抗R10の両端の電位差
VR10は、前述の第２図の回路と同様に、抵抗R13
の両端に与えられる電圧VR13に等しく以下のよう
にして求められる。
VR10は、前述の第２図の回路と同様に、抵抗R13
の両端に与えられる電圧VR13に等しく以下のよう
にして求められる。
まず、トランジスタQ18に流れる基準電流Iref
は、 Iref＝VCC−VBEQ18／R16 ………(10) で表わされる。次に、トランジスタQ17のコレク
タ電流ICQ17は、Isをトランジスタの飽和電流とし
て、 KT／ｑlnICQ17／Is＋ICQ17・R15 ＝KT／ｑlnIref／Is ………(11) より、 ICQ17＝１／R15・KT／ｑlnIref／ICQ17 ………(12) で表わされる。ここで、基準電流Irefとトランジ
スタQ17のコレクタ電流ICQ17の比（Iref／ICQ17）
をＡと設定すると、 ICQ17＝１／R15・KT／ｑlnA ………(13) で表わされる。
は、 Iref＝VCC−VBEQ18／R16 ………(10) で表わされる。次に、トランジスタQ17のコレク
タ電流ICQ17は、Isをトランジスタの飽和電流とし
て、 KT／ｑlnICQ17／Is＋ICQ17・R15 ＝KT／ｑlnIref／Is ………(11) より、 ICQ17＝１／R15・KT／ｑlnIref／ICQ17 ………(12) で表わされる。ここで、基準電流Irefとトランジ
スタQ17のコレクタ電流ICQ17の比（Iref／ICQ17）
をＡと設定すると、 ICQ17＝１／R15・KT／ｑlnA ………(13) で表わされる。
従つて、抵抗R10の両端の電位差VR10は
VR10＝VR13〕R13・ICQ17
＝R13／R15・KT／ｑlnA ………(14)
で表わされる。従つて、トランジスタQ10のコレ
クタ電流ICは、 IC＝VR10／R10＝R13／R10・R15・KT／ｑlnA ＝KT／ｑ・Ｂ ……………(15) ここで、Ｂ＝R13／R10・R15・lnA で表わされ、トランジスタQ10の相互コンダクタ
ンスgmは(6)式より gm＝ｑ／KT・IC＝ｑ／KT（KT／ｑ・Ｂ） ＝Ｂ＝R13／R10・R15・lnA ………(16) で求められ相互コンダクタンスの式において温度
係数である（ｑ／KT）の項が相殺される。
クタ電流ICは、 IC＝VR10／R10＝R13／R10・R15・KT／ｑlnA ＝KT／ｑ・Ｂ ……………(15) ここで、Ｂ＝R13／R10・R15・lnA で表わされ、トランジスタQ10の相互コンダクタ
ンスgmは(6)式より gm＝ｑ／KT・IC＝ｑ／KT（KT／ｑ・Ｂ） ＝Ｂ＝R13／R10・R15・lnA ………(16) で求められ相互コンダクタンスの式において温度
係数である（ｑ／KT）の項が相殺される。
従つて本発明実施回路例の利得GVは、(5)式と
（16）式より GV1＝gm・R10＝R13／R15・lnA ………(17) で表わされ、電流比Ａ、抵抗R13とR15の比で決
定され、従来エミツタ接地増幅回路の利得におい
て相互コンダクタンスgmのもつ温度変数（ｑ／
KT）の項が相殺される。
（16）式より GV1＝gm・R10＝R13／R15・lnA ………(17) で表わされ、電流比Ａ、抵抗R13とR15の比で決
定され、従来エミツタ接地増幅回路の利得におい
て相互コンダクタンスgmのもつ温度変数（ｑ／
KT）の項が相殺される。
従つて、本実施例によれば、従来に比べて大幅
に温度特性が改善され、温度変動に対して安定し
た利得を有するエミツタ接地増幅回路を提供する
ことができる。
に温度特性が改善され、温度変動に対して安定し
た利得を有するエミツタ接地増幅回路を提供する
ことができる。
なお、本発明は本実施例に制限されることはな
い、例えばトランジスタはPNP型でも良く、負
帰還手段及び基準電流発生回路も他の適切な回路
で実現でき、ダイオードも実施例の同一トランジ
スタによる形成がより望ましいけれども単なるダ
イオードでも差し支えない。
い、例えばトランジスタはPNP型でも良く、負
帰還手段及び基準電流発生回路も他の適切な回路
で実現でき、ダイオードも実施例の同一トランジ
スタによる形成がより望ましいけれども単なるダ
イオードでも差し支えない。
（発明の効果）
以上詳細に説明したとおり、本発明の増幅回路
は、前述した構成をとることにより、利得式の温
度係数である（ｑ／KT）の項を相殺できるの
で、従来の抵抗及びトランジスタの電流増幅率の
バラツキの影響が抑制されることに加え、温度変
動に対しても安定な利得が得られるという効果を
有している。
は、前述した構成をとることにより、利得式の温
度係数である（ｑ／KT）の項を相殺できるの
で、従来の抵抗及びトランジスタの電流増幅率の
バラツキの影響が抑制されることに加え、温度変
動に対しても安定な利得が得られるという効果を
有している。
第１図及び第２図は、従来例の回路図、第３図
は本発明の一実施例の回路図である。 図において、１，１０……入力端子、２，１１
……電源端子、３，１２……出力端子、４，１３
……接地端子、CS1，CS2……定電流源、Q1，
Q2，Q10〜Q18……NPN型トランジスタ、R1，
R2，R10〜R14，RF……抵抗、Ｃ……容量。
は本発明の一実施例の回路図である。 図において、１，１０……入力端子、２，１１
……電源端子、３，１２……出力端子、４，１３
……接地端子、CS1，CS2……定電流源、Q1，
Q2，Q10〜Q18……NPN型トランジスタ、R1，
R2，R10〜R14，RF……抵抗、Ｃ……容量。
Claims (1)
- 【特許請求の範囲】 １ ベースが入力端子に接続され、エミツタが第
二の電源に接続され、コレクタが第一の抵抗を介
して第一の電源に接続されると共に出力端子に接
続された第一のトランジスタと、 アノードが基準電流を供給する基準電流供給回
路に接続され、カソードが前記第二の電源に接続
されたダイオードと、 ベースが前記ダイオードのアノードに接続さ
れ、コレクタが第三の抵抗を介して前記第一の電
源に接続され、エミツタが第二の抵抗を介して前
記第二の電源に接続された第二のトランジスタ
と、 前記第二のトランジスタのコレクタの直流電位
と前記第一のトランジスタのコレクタの直流電位
との電位差を検出し、これら両直流電位を等しく
するための前記入力端子への負帰還手段とを備
え、 前記第二の抵抗の値を前記第二のトランジスタ
のコレクタ電流が前記基準電流に対し予め定めた
比率となるよう設定することを特徴とする増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051228A JPS59176910A (ja) | 1983-03-26 | 1983-03-26 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051228A JPS59176910A (ja) | 1983-03-26 | 1983-03-26 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59176910A JPS59176910A (ja) | 1984-10-06 |
| JPH0363847B2 true JPH0363847B2 (ja) | 1991-10-02 |
Family
ID=12881084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051228A Granted JPS59176910A (ja) | 1983-03-26 | 1983-03-26 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59176910A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157605A (ja) * | 1987-12-15 | 1989-06-20 | Matsushita Electric Ind Co Ltd | 帰還型増幅回路 |
| US5325070A (en) * | 1993-01-25 | 1994-06-28 | Motorola, Inc. | Stabilization circuit and method for second order tunable active filters |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS517975A (en) * | 1974-02-08 | 1976-01-22 | Joji Rotsukaku | Shindosu nyoru denryusodenki |
| JPS5468140A (en) * | 1977-11-10 | 1979-06-01 | Matsushita Electric Ind Co Ltd | Amplifying circuit |
-
1983
- 1983-03-26 JP JP58051228A patent/JPS59176910A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59176910A (ja) | 1984-10-06 |
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