JPS58214908A

JPS58214908A - シ−ケンス制御装置

Info

Publication number: JPS58214908A
Application number: JP9689082A
Authority: JP
Inventors: Yoshikazu Yokomizo; 良和横溝
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1982-06-08
Filing date: 1982-06-08
Publication date: 1983-12-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、複数の被制御要素を予め定めだタイミングで
順次動作させ、所定の機能を実行させるシーケンス制御
装置に関するものである。

従来のシーケンス制御装置は、論理ゲート、レジスタ及
びフリップフロップなどのノＡ−ドウニアロジックから
なる専用シーケンス制御装置と、中央処理装置（ＯＰＵ
　）　、入出力装置（ＶＯ）及びメモリからなり、ソフ
トウェアによって制御プログラムがきまる汎用シーケン
ス制御装置がある。このうち、専用シーケンス制御装置
は、一般にハードウェアの変更が容易に行えないことか
ら、システムとしての柔軟性や拡張性が欠如している。

また、最近のＬＳＩ技術の発達により、きわめて安価な
ＯＰＵが得られるようになったことから、コンピュータ
による汎用シーケンス制御装置が広く実用に供されてい
る。しかしながら、この汎用シーケンス制御装置は、ス
トアードプログラムによるシーケンス制御であるため、
システムの柔軟性や拡張性はあるものの、実時間性に欠
ける傾向があり、特に多数のｖＯを備えたシステムにお
いては、実時間マルチタスクプログラムの設計が容易で
はない。ところで、コンピュータによる汎用シーケンス
制御装置のソフトウェアの設ｄ１は、一般に、（１）仕
様決定、（２）タイミングチャートの作成、（５）フロ
ーチャートの作成、（４）コーディング、（５）デバグ
および（６）実機検討という複雑な過程をへて行われて
いる。

本発明の目的は、上述した従来技術の欠点を除去するた
めに、リードオンリメモリ、アドレス発生器およびラッ
チ回路を用い、柔軟性や拡張性に冨むシステム構成がで
き、しかも実時間性の要求をも満足し得るシーケンス制
御装置を提供するととＫある。

複数の被制御要素を予め定めたタイミングで順次駆動す
る制御データをリードオンリメモリ（以下ＲＯＭと称す
る）に貯え、アドレス発生器で指定したアドレスにある
ＲＯＭの制御データを読み出すように構成したシーケン
ス制御装置は、ＲＯＭの制御データを変更するだけで全
く異った用途のシーケンス制御装置となり、汎用性を備
えており、しかもＯＰＵによる演算処理を要しないので
実時間性の要求を満足することがで散る。しかしながら
、このようなシーケンス制御装置は、一般に制御可能な
被制御要素の数がＲＯＭに貯えている制御データの／ワ
ードあたりのビット数によって制限されてしまう。例え
ば、ＲＯＭの記憶容量がｒピッ）ｘ１０２ψワードの場
合には、ＲＯＭの出力は／ワードがｌビット構成である
ため、与えられたタイミング毎にｔ個の被制御要素にし
か制御データを供給することができない。そこで、被制
御要素の数を増設するためには、ＲＯＭを複数個並列に
設ければよいが、そうすると記憶容量が余ってしまい、
効率のよい記憶空間の利用ができないことがある。

本発明のシーケンス制御装置においては、特にＲＯＭの
制御データを時分割アクセスし、その記憶空間を有効に
利用しようとするものである。

以下、図面を参照して本発明の詳細な説明する。

第１図は本発明を適用した複写機のシーケンス制御装置
の一構成例を示し、ここで、複写機はドラムモータｌ／
、第１高圧電源１２、第２高圧電源１３、給紙クラッチ
／４（、レジストクラッチ／３．光学系モータ１６、光
源／７および定着器モータｔｇなどの複数の被制御要素
を有している。シーケンス制御装置は、リードオンリメ
モリ（以下、ＲＯＭと称する）／９と、アドレス発生器
〃とを有し、上述の被制御要素を予め定めたタイミング
で順次駆動し、帯電、露光、現像および定着のプロセス
と給紙動作などを制御する。すなわち、ＲＯＭ／？は各
タイミングにおける被制御要素のオン／オフの制御デー
タを記憶しており、例えば！ビン）　ｘ　１０２ｔＩワ
ードの記憶容量を有し、そのｔビットの出力線の各ビッ
ト０、〜０８にそれぞれ被制御要素／／−ｎを接続する
。

アドレス発生器〃は、ロータリーエンコーダ１１透過形
フオトセンサ〃およびψビットのカウンタｎからなり、
ＲＯＭ／９のアドレスを指定する。このアドレス発生器
Ｉにおいて、ロータリーエンコーダＩは、複写機の静電
ドラム（図示せず）と同軸上に機械的に結合しており、
その周縁部に所定間隔ごとに設けられている切欠きが、
透過形７オトセンサｎに合致すると、それに対向して配
置されている光源からの光を一定周期で透過させるよう
に構成しである。従って、ロータリーエンコーダ〃の回
転にともなって、透過形フォトセンサ〃が、静電ドラム
の回転に同期したドラムクロック信号を発生し、信号線
２グを介してカウンタｎに供給する。そのカウンタｎは
、複写機の制御回路（図示せず）から信号線」を介して
入力される複写開始を示すリセット信号によりリセット
されたのち、透過形フォトセンサｎが供給するドラムク
ロック信号の計数を開始し、その計数結果をアドレス信
号として出力端子Ｑ。−Ｑ５からｑビットの出力信号線
Ｕを介してＲＯＭ　／ｑの入力端子Ａ。−Ａ３に出力す
る。

ＲＯＭ／９ハ、カウンタｎが供給するアドレスｆＪ４に
従って、被制御要素／／〜／ｇを駆動する制御データを
出力ビット０１〜０８に供給する。従って、いま複写機
の被制御要素／／−／ｇの動作が、第２図のタイミング
チャートのように決まれば、そのドラムクロック信号の
立上りに同期して被制御要素／／〜／ｇのオン／オフ動
作のコーディングを行い、第３図に示しているように、
ＲＯＭ／９のアドレスと格納すべき制御データを決める
ことができる。

次に、第１図のタイミングチャートと第３図のＲＯＭの
制御データとを参照しτ、第１図のシーケンス制御装置
の動作を説明する。

シーケンス制御装置の初期状態においては、ＲＯＭ／９
の各出力ビット０．〜ｏ８は全て０″になっており、被
制御要素／／〜／ｌは全て停止している。そこで、コピ
ーボタン（図示せず）を操作して複写動作を開始すると
、複写機の制御回路から信号線Ｊにリセット信号が供給
されるだめ、そのリセット信号の立上に同期してカウン
タｎはリセットし、従って出力信号線ぶを介してＲＯＭ
　／９のアドレス”ｏ″を指定する。ＲＯＭ　／ｑのア
ドレス″０”には、第３図に示しているように、ドラム
モータｌ／のみを駆動するデータがストアされているか
ら、ＲＯＭ／９の出力ビット０．のみが／”になり、他
の出力ビット０２〜０８はＯ”となる。このようにして
、ドラムモータ／／が回転を開始すると、透過形フォト
センサｎがドラムクロック信号を出力する。こノドラム
クロック信号に応じてカウンタｎが歩進し、ＲＯＭ　／
９のアドレスを順次指定して行き、第２図のタイミング
チャートに示した一連のシーケンスがＲＯＭ　／９の出
力データによって実行される。そして、ＲＯＭ／りのア
ドレスがｌ　ｔｓ　ｎになると、ドラムモータ／／が停
止し、ドラムクロック信号もなくなりコピーが完了する
。

上述したように、本実施例によれば、クロック信号に同
期してアドレス発生器が指定したアドレスの制御データ
をＲＯＭから読み出して被制御要素を駆動するので、実
時間性を有しているのみならず、タイミングチャートと
ＲＯＭの制御データのコーディングが、時間とアドレス
を対応づけることにより、完全に一致しているので、コ
ーディングが簡便であり、誤りが少ガく、また修正や変
更も容易である信頼性の高いシーケンス制御装置が得ら
れる。従って、また本実施例のシーケンス制御Ｍｆｔハ
、（１）仕様決定、（２）タイミングチャートの作成、
（５）コーディングおよび（４）実機検討という従来よ
り極めて簡単な手段で実現できる。更に、本実施例は、
ＲＯＭの制御データを書き換えるだけで、複写機のシー
ケンス制御装置のみならず、他の用途の種々のシーケン
ス制御装置に適用することができる。

第弘図は本発明による複写機のシーケンス制御装置の他
の構成例を示す。なお、第１図と同様な部所には同一符
号を付してその詳細な説明を省略する。このシーケンス
制御装置は、アドレス発生器３／　、　ＲＯＭ　３２お
よびｔ個のラッチ回路３３〜％からなり、複写機の露光
、現像および定着のプロセスと紙送りなどの機構とを制
御する。

アドレス発生器３ノは、ＲＯＭ、？λの下位アドレスＡ
。

〜Ａ３と上位アドレスＡ４〜Ａ６を指定するアドレス信
号を発生する。

このアドレス発生器３／において、第１図示と同様なロ
ータリエンコーダ透過形フォトセンサンサｎおよび第１
カウンタｎは、ＲＯＭ３ｘの下位アドレスＡ。〜Ａ、を
指定するｔビットのアドレス信号を発生する。また、ア
ドレス発生器３／は、ＲＯＭ３ノの上位アドレスＡ４〜
Ａ６を指定する３ビツトのアドレス信号を発生するため
に、発振器グ／と第１カウンタｎを備えている。発振器
’ｌ／は、ドラムクロック信号の！倍以上（本例ではｒ
倍とする）の周波数を有するシステムクロック信号を発
振し、第１カウンタｎλとラッチ回路３３〜％のクロッ
ク端子ＯＫに供給する。第１カウンタｎ２は３ビツトの
カウンタであり、システムクロック信号を計数して、Ｒ
ＯＭ　３２の上位アドレスＡ４〜Ａ６と、ラッチ回路３
３〜ｐのアドレスＡｎとを指定するアドレス信号を出力
する。

ラッチ回路３３〜嫂は、アドレッサブルラッチであり、
第１カウンタｎのアドレス信号でアドレスが指定され、
更に発振器グ／のシステムクロック信号に同期して、Ｒ
ＯＭ　３２の制御出力データ０１〜０８を入力端子りを
介してそれぞれラッチする。また、ラッチ回路３３〜ψ
は、それぞれｔビットの出力端子ＱＡ〜Ｑ、を有してい
る。従って、ラッチ回路３３〜僧が制御する被制御要素
の総数は、ｒｘｒ＝＋＜＜個となり、発振器グ／のシス
テムクロック信号で与えられたタイミング毎に制御信号
Ｏ１Ａ〜Ｏｉヨ、（ただし、３．−／、２，３．・・・
９．ｒ）を被制御要素に供給することができる。

ＲＯＭ　３ｒは、図示のごとく、アドレスＡ。−Ａ６が
７ビツトであり、制御出力データ０１〜０８がｔビット
であるから、ｌビット×／、２ｔワードの記憶容量を有
しているが、後述のような時分割アクセスによって制御
データを読み出すことにより６ＩＩビツトｘ／≦ワード
のＲＯＭとして機能する。このＲＯＭ　３２のアドレス
マツプは、第５図に示すように、／ワードがｔビットの
制御データ０．〜０８であり、かつ１６ワードごとに／
ブロックとしたｔ個のブロックＡ〜Ｈからなり、形式的
にはｔビット×ｌユざワードの構成となっている。ただ
し、この図示のアドレスマツプにおいては、／４進表示
によってアドレスを表示している。

次に、第す図のシーケンス制御装置の動作を第５図のア
ドレスマツプを参照して説明する。

シーケンス制御装置は、初期状態においてＲＯＭ３λの
出力Ｏ５〜０８が全てＯ”になっており、ラッチ回路３
３〜りには”Ｏ′がラッチされているので、６グ個の被
制御要素は全て停止している。そして、複写開始ボタン
（不図示）が押されると、複写機の制御回路から信号線
Ｂを介して供給されるリセット信号を第１カウンタｎが
受信し、その出力端子Ｑ。−Ｑ３にＲＯＭ　３２の下位
アドレスＡ。−Ａ３を指定するアドレス信号″（Ｏ）、
６”を出力する。このとき発振器ダｌが第１カウンタｎ
にシステムクロック信号を供給するため、第１カウンタ
ｎ２はＲＯＭ３２の上位アドレスＡ４〜Ａ６を指定する
アドレス信号を出力する。

既述したように、システムクロック信号は、ドラムクロ
ック信号のｊ倍の周波数を有していると設定しているの
で、静電ドラム（￥図示）の回転にともなって最初のド
ラムクロック信号が信号線２グを介して第１カウンタｎ
に入力されるまでにｌＲＯＭ　３２の上位アドレスＡ４
〜Ａ６を指定するアドレス信号は＠　（１）１．　ＩＴ
から″（７）１．”まで変化する。すなわち、アドレス
マツプ上では、第２図から明らかなように、ブロックＡ
、Ｂ、０．・・・、■が順次指定される。その間、ＲＯ
Ｍ３２の下位アドレスＡ。〜Ａ３を指定するアドレス信
号は″（Ｏ）、６′のままであるから、アドレスＡ。−
Ａ６を指定するアドレス信号は、”　（（”）１６”　
Ｔ　”　（”）４４　”　＋”（コ０）、６”＋・・・
＋　”　（７０）、６”となり、それぞれのアドレスに
応じてＲＯＭ　３２は／ワードｔビットの制御データ０
゜〜０８を出力する。これと同時に、第２カウンタグ２
がラッチ回路３３〜％のアドレス入力端子Ａｎにそれぞ
れアドレス信号を供給し、発振器ダ／がラッチ回路３３
〜卯のクロック入力端子ＯＫにシステムクロック信号を
供給するから、ラッチ回路３３〜ｐは、それぞれ入力端
子りを介してＲＯＭ　３２の制御出力データ０１〜０８
を時分割で割み込むことができる。

次いで、静電ドラムが回転を始め、ロータリエンフーダ
〃の切欠部を通過した光を透過形フォトセンサｎが検出
してドラムクロック信号を発生し、そのドラムクロック
信号を信号線２グを介して第１カウンタｎが受信すると
、第１カウンタｎは計数値（カウント値）を＋゛／”歩
進（インクリメント）する。そのため、第１カウンタｎ
の出力端子Ｑｏ　””　Ｑ４に生ずるアドレス信号は”
（１）、６’となり、ＲＯＭ　ＪＪの下位アドレンＡ。

−Ａ５を指定する。その際第１カウンタｎ２は、次のド
ラムクロック信号を第１カウンタｎが受信するまで、シ
ステムクロック信号を計数してｌ　（ｏ＞　１６ｎから
″（７）、６”を順次出力し、ＲＯＭｊλの上位アドレ
スＡ４〜Ａ６を指定する。

従って、この期間中にＲＯＭ　、？２のアドレスＡ。−
Ａ６としては、”＜０／）、６　’　＊　”　（／／）
１６　　”、　。

′（７１）１６″が指定され、ＲＯＭ　３２は指定され
たそのアドレスの制御データを順次出力する。これと同
期して、上述した様に、ラッチ回路３３〜ψのアドレス
指定とラッチ制御が行なわれるので、ＲＯＭ３２の制御
出力データＯ４〜０８は、システムクロック信号に応じ
て各ラッチ回路３３〜°ｐにそれぞれ時分割で分配され
る。以下同様にして、ドラムクロック信号に同期した１
６のタイミングで、ＲＯＭ３２は全ての制御データを読
み出し、ラッチ回路３３〜３グは、その各タイミングで
ＲＯＭ　Ｊ２の制御出力データをシステムクロック信号
に同期してそれぞれ読み込むことができる。次いで、ラ
ッチ回路３３〜ｐは、その制御出力データ０１，５　＋
　（ただし、’　＝　／　ｌ　、２＋・・・、、ｒ、、
＋＝Ａ、Ｂ＋・・・、Ｈ）、を被制御要素にそれぞれ供
給する。

従って、このシーケンス制御装置は、／４のタイミング
で、乙≠個の被制御要素を、それぞれＲＯＭ　３２０制
御データにもとづいて制御することができる。

ここで、ＲＯＭ３２はｆビットＸ　／２にワードの記憶
容量であるにもかかわらず、上述のような時分割アり七
スを行うことによって、６ｔ／−ビットＸ　／ｌワード
５のＲＯＭとして機能することができる。そのため、本
実施例によれば、ＲＯＭのｌワードあたりのビット数に
制限を受けずに、被制御要素の数を増設し得るので、Ｒ
ＯＭの記憶空間を効率よく使用することができる。また
、タイミングチャートとＲＯＭの制御データが対応する
ので、第１図の前実施例と同様な効果も得ることができ
る。

第を図は本発明による複写機のシーケンス制御装置の更
に他の構成例を示す。なお、第グ図の前実施例と共通の
部所には同一符号を付し、その詳細な説明は省略する。

このシーケンス制御装置は、アドレス発生器Ｊ／　１イ
ネ一ブル信号発生器ＳｌｌＲＯＭ　３ｘおよびｔ個のラ
ッチ回路３３〜％を有し、同一の制御データを連続して
発生する比較的長いシーケンス制御に適する。

イ＊−７’ル信号発生器Ｊ／は、第３カウンタｊ２およ
びマグニチュードコンパレータｊ３とをｆＬ、アドレス
発生器３／の第１カウンタｎの計数（カウント）を許可
するイネーブル信号を発生する。その第３カウンタｊ２
は信号線ｓｔｉを介して供給されるロード信号に応じて
その内容をリセットした後、信号線ｊｊを介して供給さ
れるドラムクロック信号のパルス数を計数して、その計
数結果である符号なしの２進数値Ｂを出力端子Ｑｎから
信号線ｊ７を介してマグニチュードコンパレータＳ３に
供給する。

マグニチュードコンパレータタ３はその供給された符号
なしλ進数値Ｂと、ランチ回路３３〜ψの各出力端子幅
から信号線！乙を介して供給されるランレングスデータ
、すなわち同一制御データを連続して発生する時間を示
す符号なし一進数値Ａとを比較し、両者ＡおよびＢの値
が等しい時にのみ、信号線ｊｌを介して第１カウンタｎ
にその計数を許可するイネーブル信号を供給する。第１
カウンタｎはそのイネーブル信号の受信のタイミングで
ドラムクロック信号の歩進を行い、そのタイミング時以
外では歩進を中止する。また、同時にイネーブル信号は
破線で示す分岐信号線ｊ９を介して第３カウンタＳ２の
クリア端子ＯＬにも供給され、その計数内容をクリアす
る。

あらかじめ、ＲＯＭ　３２のＡ−Ｇ領域（第５図参照）
には、ラッチ回路３３〜僧の出力制御線Ｏ１Ａ〜０１Ｇ
（ただし、’””／　ｌλ、３・・・ｔ）の出力値に相
当する被制御要素駆動データ（制御データ）が記憶され
、また残りのＨ領域（第３図参照）には、各アドレスの
制御データが連続して続く時間に相当するランレングス
データが／組ｔビット構成の符号なしコ進数で記憶され
る。なお、上述のＲＯＭ　３２の他に、信号線にと接続
する第２　ＲＯＭを別に設け、ランレングスデータをそ
の第Ｊ　ＲＯＭの方に記憶するようにしてもよい。

次に１第ぶ図のシーケンス制御装置の動作を第５図も参
照して説明する。

第１カウンタｎがリセット信号の受信に応じて最初のア
ドレス信号を送出した時点から、ドラムクロック数にし
てｖＳクロックパルスの期間において、ラッチ回路３〆
の制御線０２Ａの出力だけをへイレベルＨに保ち、他の
制御線の出力はローレベルＬＫ：保つ場合を想定すると
、その場合はあらかじめＲＯＭ　３λのアドレス＠　（
ｏｏ　）　、６Ｐ＋には一進データ（ｏｏｏｏｏｏｔｏ
＞２ヲ、アドレス？＋（７ｏ）１６”にはλ進データ（
００１０／１０／　）、　＝　（ｐｔ）、。を、またア
ドレス”　（１０）　　”　！　”　（−２０）、６”
　ｌ　”　＜３０）１６”。

６ ′（ｌＩＯ）１６”＋　”　（ｊＯ）１６”　オよび゛
（”）１６″には全て２進データ（００００００００）
２を婁き込む。

そのため、第１カウンタｎが下位アドレスを指示する最
初のアドレス信号”（Ｏ）、６”を送出し、第２カウン
タＩＩ２が上位アドレス信号を送出すると、ＲＯＭ　３
２　（７）　７ドレス”　（にｌ□）、６’　、”　（
／（７）、６”　。

″（２０）　　″　　ｎ　（３０）、６”　、　−”　
（”）Ｌ６”が順６次選択され、そのアドレスに書き込まれた上述の一進デ
ータがラッチ回路３３〜句の入力端子りに供給される。

これと同時に、第１カウンタｎのアドレス信号がランチ
回路３３〜４ｔｏのアドレス入力端子Ａｎに供給され、
発振器り／のシステムクロック信号がラッチ回路３３〜
％のクロック入力端子ＯＫに供給されるから、ラッチ回
路３３〜４ｔｏにはそれぞれ入力端子りを介してＲＯＭ
　３２の制御出力データ０１〜０６がアドレス信号とシ
ステムクロック信号に同期して時分割に読み込まれる。

すなわち、ＲＯＭ　ｎのアドレス″（ｏｏ）、６”が選
択されると、そのアドレ各に記憶されたコ進データ（Ｏ
ＯＯＯＯＯｌｏ）２がラッチ回路、？、？−卯の入力端
子りに供給される。このときの制御出力データは０２の
みが／″で他はＯ”であるから（第５図参照）、時分割
で読み込まれた結果、制御線０．Ａ〜０８Ａの内で０２
Ａの出力だけがハイレベルＨとなり、他はローレベルＬ
となる。次いで、ＲＯＭ３ｘのアドレス゛（１０）１６
”〜゛（６０）、６”が順次選択され、データが時分割
で各ラッチ回路３３〜ｐに読み込まれるか、それらのア
ドレスには全て零であるλ進データ（ｏｏｏｏｏｏｏｏ
　）２が書き込まれているので対応する制御線の全ては
ローレベルＬとなる。その結果、５６本の出力制御線０
１Ａ〜Ｏ１Ｇの内で制御線０２Ａの出力のみがハイレベ
ルＨとなる。

続いて、ＲＯＭ　３ｘのアドレス″（７０）、６”が選
択されると、そのアドレスに記憶されたλ進データ（０
０１０／１０／　）２がラッチ回路３３〜４ｔｏに読み
込まれ、信号線ｊ６を介して送出される。その際、信号
線ｊ乙にｔ本の出力制御線Ｏ１Ｈ〜０８Ｈが１個のデー
タとじて出力され、グｊクロックパルスに相当するコ進
データ（００１０／１０／　）２がマグニチュードコン
パレータｊ３の入力端子Ａに供給される。一方、第３カ
ウンタｊ２はリセット信号の発生とほぼ同時に発生する
ロード信号によりその内容を（ｏｏｏｏｏｏｏｏ　）　
２にクリアした後、ロータリエンコーダ〃から供給され
るドラムクロック信号を計数して、その計数結果である
符号なしコ進数Ｂをマグニチュードコンパレータｊ３の
入力端子Ｂに供給する。コンパレータ５３は入力端子Ａ
に供給されたコ進データと、入力端子Ｂに供給されたコ
進データとを比較し、両データの値が一致したときにの
みイネーブル信号をハイレベルＨにする。従って、第３
カウンタｊ３がドラムクロック信号をｔｔＳクロックパ
ルス分計数して、その計数値ＢがデータＡの（ＯＯ１０
／１０／）２に等しくなるまでは第１カウンタｎは歩進
せず、出力制御線０２Ａのみが、ハイレベルＨ”’Ｃあ
る制御出力状態が保たれる。

次に、ランレングスデータＡの（００１０／１０／）２
とドラムクロック計数値Ｂとが等しくなると、イネーブ
ル信号がハイレベルＨとなるから、第１カウンタｎはそ
のイネーブル信号の受信に応じて計数許可となり、ドラ
ムクジツク信号に応じて十″／″歩進する。同時に、イ
ネーブル信号６／により第３カウンタＳ、２の内容がイ
ンクリメントされ、次の制御状態に移る。ここで、／バ
イトｒビットとすると、これまでの制御に要したＲＯＭ
　３．２の記憶領域は！バイトとなるが、これと同様な
シーケンス制御を第１図で示した前実施例の方式で実行
すると、グ５×ｌバイ）　＝　３６０バイトが必要とな
る。また、ＲＯＭ　３２のアドレス″（７１）１６″に
、あらかじめ（／／／／／／／／　）２のランレングス
データを記憶すれば、次の制御段階における出力制御状
態をドラムクロックにして、２！！；パルス分連続させ
ることができる。同様に、出力制御線ＯｉＡ〜０１ｃ）
から出力する制御データはＲＯＭ　３２のアドレス”（
７２）１６Ｚ”（７３ン、６”・・・・・・”　（７Ｆ
）１６”にあらかじめ記憶したランレングスデータに応
じて連続出力することができる。

このように、不実施例では同一の制御データが続く時に
、その連続時間を示すランレングス時間を符号化してＲ
ＯＭにあらかじめ記憶し、その記憶したランレングスデ
ータに基づいてシーケンス制御を行っているのでＲＯＭ
の記憶容量を大幅に少なくすることができる。よって、
本実施例は特に同制御データの出力が続き、比較的長い
シーケンス制御に対して好適である。更に、本実施例で
は、第３カウンタ叔のクリアをイネーブル信号に同期し
て行うようにしているため、そのカウンタ３．２は制御
出力の変化点から変化点までのドラムクロック数を計数
することになるから、カウンタｊ２がにビット構成であ
ってもドラムクロック数で、２昼を越えるシーケンス制
御が可能となる利点がある。

まだ、第４図において第１カウンタｎ２のアドレス線乙
ＯをＲＯＭ　、？、２の下位アドレス端子Ａ。〜Ａ２に
接続し、第１カウンタｎのアドレス紐ノ６ヲＲＯＭ　、
？２の上位アドレス端子Ａ３〜Ａ６に接続すると、第７
図のアドレスマツプで示すように、ＲＯＭ３ｊノアトレ
ス配置はきわめて合理的となる。すなわち、この場合は
にバイトが７組になってランレングス指示を構成するこ
とになり、プログラム設計が容易となる。つまり、１組
ざバイト毎に初めの７バイトまでは、出力信号線の出力
状態をビット対応で書き込み、ｌバイト目にはその状態
が続く長さを符号なし２連符号で書き込めば良いからで
ある。

勿論、ランレングス符号をＲＯＭ　３２と同一のメモリ
空間に割り付けなくても、第、２ＲＯＭ　（図示せず）
を用いてそれに割り付けるようにしてもよい。このよう
に第、２　ＲＯＭにランレングス符号を裏き込む場合は
、第、２　ＲＯＭのアドレス線を上述のアドレス線ｎに
接続し、そのデータ線をマグニチュードコンパレータｊ
３のＡ入力端子に接続して出力データを直接コンパレー
タｊ３に印加することができる。

なお、第７図〜第６図までの各実施例における第１カウ
ンタ刀としてはプリセット機能付きのものを用いてもよ
い。このプリセットとしては例えばマイクロコンピュー
タ（不図示）を用いるのが好適であり、これにより第２
図で示すようなタイミングチャートの途中から制御動作
を開始させることができる。また、その場合はそのマイ
クロコンピュータは通常のシーケンス制御から完全に解
放されているので、より高度な制御に専念することがで
きる。この様に、上述の各実施例において条件判断等の
例外的シーケンス制御にはマイクロコンピュータを想定
しているのであるが、更に本発明の用途は単に複写機の
シーケンス制御の様にゆっくりしたシーケンス制御ばか
りでなく、後述（７）　ヨ’）　Ｉｃ　ＬＳＩ　ｆスタ
の様な超高速のシーケンス制御にも適用することができ
る。この場合のマイクロコンピュータとしてはビットス
ライス形のマイクロプロセッサを用いることができる。

第を図は、本発明を適用したＬＳＩテスタの構成例を示
す。第９図と共通箇所には同一符号を付１〜てその詳細
な説明は省略する。ここで、７／はアドレサプルラッチ
回路３３〜％から入力条件データ（テスト入力データ）
が供給される被測定ＬＳＩ　（大規模集積回路）、７．
２は被測定ＬＳＩ　７／の応答結果を７ツチする入力レ
ジスタ、７３は入力レジスタ７λの出力データに基づき
データバス７ｔＩを介して出力レジスタ７Ｓの制御等を
行う論理演算ユニツ）（ＡＬＵ）である。ＬＳＩ７／は
前実施例の被制御要素に相当し、ＡＬＵ７ｊ　ハ例えば
ビットスライス形マイクロプロセッサからなる。出力レ
ジスタ７ｊはＬＳＩ　７／の入力条件設定データが読み
出されるＲＯＭ　３２の下位アドレスＡ。−Ａ、を指示
するアドレス制御を行う。このように、ＡＬＵ　７３は
通常のシーケンス制御から解放されるので、相対アドレ
ス以外は／バイト命令で実行でき、それにより高速のデ
ータ制御が可能となり、本発明シーケンス制御回路３ノ
〜グ２と組み合せて高速のＬＳＩテスタを構成できる。

７６は読出し専用メモリで構成されるプログラムメモリ
であり、レジスタ制御ビット領域Ｒ１メモリ制御ビット
領域に、データビット領域りおよびコマンドビット領域
Ｃから々る。領域Ｒは人力レジスタ７２をアクセスする
領域であり、領域Ｍはランダムアクセスメモリ（ＲＡＭ
　）　７７と、プログラムカウンタ（ＰＯ）７７、およ
び出力レジスタ７３等のアドレス設定をする領域であり
、領域りはＡＬＵ　７Ｊにデータ（期待出力データ）を
供給する領域である。

また・領域ＣはＡＬＵ　７３の動作モー・ドを制御する
領域であり、ＡＬＵ　７３のどの機能を使うかを指示す
るビットが記憶される。プログラムメモリ７６は／命令
が／バイトから構成されているので、通常の場合はｌ命
令実行毎に１回インクリメントされる。

タタシ、コマンドビット（０）がジャンプ命令の時には
絶対アドレスに対してメモリ制゛御ピッ）　（Ｍ）の値
を直接フェッチし、相対アドレスに対してＰＯ７１の現
在値を加算または減算し又フェッチする。

ＲＡＭ　７７はプログラムメモリ７乙のレジスタ制御ビ
ット（刑によってチップセレクトされ、プログラムメモ
リ７６のメモリ制御ビットＯＬりによってセルセレクト
される。また、ＲＡＭ　７７はＡＬＵ　７３の図示しな
いリードライト線（Ｒ／Ｗ　）によりモード切換さレテ
、データバス踵上に送出された入力データを読み込むか
、または記憶したデータをデータバス７ＩＩに出力する
。ＰＣ７１はプログラムメモリ７乙のアドレスを制御す
る。７りはプログラムメモリ７乙ツインテツクス命令に
用いるインデックスレジスタである。ここで、インデッ
クスレジスタ７９がらの信号によりＲＡＭ　７７をアク
セスする場合をインデツクスアドレスとし、プログラム
メモリ７６のメモリ制御ビット領域Ｍからの信号により
ＲＡＭ　７７をアクセスする場合をダイレクトアドレス
とする。

１０はＡＬＵ　７３の種々の演算のためのスクラッチパ
ッドメモリとして用いるレジスタであり、論理演算に必
要なデータはこのレジスタ１０に書き込んで処理する。

ｇ／は外部機器（不図示）とのデータの受は渡しを行う
入出力レジスタであり、例えば入出力デバイスのアドレ
ス指示やデータの送受信を行う。その外部機器としては
、ビデオキーボード、ラインプリンタなどがあり、テス
トプログラムの入力やテスト結果の出力などに用いる。

次に、第１図のＬＳＩテスタの動作を説明する。

まず、テスト開始とともに発振器（０８０）　Ｉｌ／の
出力を計数するカランタフ２の出力端子Ｑからアドレス
信号が送出され、その信号によりＲＯＭ　、？２の上位
アドレスＡ４〜Ａ６が指定され、また出力レジスタ７ｊ
から送出されたアドレス信号によってＲＯＭ　Ｊ、２の
下位アドレスＡ。−Ａ５が指定される。指定されたＲＯ
Ｍ　３λのアドレスＡ０〜Ａ６のデータが、その出力端
子０１〜０８からラッチ回路３３〜功の該当アドレスに
順次送出される。これにより、ラッチ回路３３〜僧の出
力端子ＱＡ−喝から出力制御線０１□〜０１ヨ（但し、
１−７〜ｇ）を介して人力テストデータ、すなわちＲＯ
Ｍ　３２に書き込まれた入力条件に当るテストパターン
データが被測定ＬＳＩ’７／の入力端チェ。

〜工６３に供給され、その応答結果が検出出力として出
力端子Ｏ６〜０１ｏから送出する。ここで、例えば、電
卓用−ＬＳＩを被測定ＬＳＩ　７／とじて本装置を電卓
用ＬＳＩチェッカとして用いる場合は、上述の入力端チ
ェ。〜工２５が電卓のテンキーの入力端子に相当し、出
力端子０６−０１０が液晶ドライブ出力端子に相当する
。

被測定ＬＳＩ７／からの検出出力はプログラムメモリ７
Ａのレジスタ制御ビットＲによりアクセスされて、ＡＬ
Ｕ　７３に供給される。ＡＬＵ　７３は供給された検出
出力に基づき各種のキー人力状態に対する出力値を測定
し、それがプログラムメモリ７ｔから供給されたデータ
ピッ）　ＣＤ）に基づき予め計算して求めておいた良品
の場合の正確な出力値と比較して、両者が一致している
か否かを確認し、被測定ＬＳＩ７１が良品であるか不良
品であるかを判定する。その判定結果を入出力レジスタ
ざ／を介して外部ｉ器に送出し、デスプレイ表示または
プリントアウトを行う。次のテストに移るときは、ＡＬ
Ｕ　７３から出カレジス゛り７ｊに指示信号が出力され
、これに基づき出力レジスタ７ｊから新たなアドレス指
示がＲＯＭｎ　Ｋ対して行われ、それにより被測定ＬＳ
Ｉ　７／は新たな人力条件を与えられる。その際、ラッ
チ回路３３〜％は出力レジスタにからの出力にもとづき
ＲＯＭ　３ノの中に書かれている内容をラッチするだけ
であるから、極めて高速となる。例えば、ラッチ回路３
３〜％をそれぞれマイクロコンピュータの出力ボートに
割り当てて、ソフトウェアにより出力値をセットする。

従来の場合に比較して少くとも１０倍以上の高速動作が
可能である。

このように、本実施例では、従来のようなタイマ制御に
よる複雑なソフトウェアを必要としたシーケンス制御装
＃に比較して、タイミングチャートが与えられれば、そ
れを直接ＲＯＭ　Ｋ　書き込むだけでシーケンス制御が
実現できるので、開発手間が大幅に軽減されるばかりで
なく、ビットスライスプロセッサとの組合せにより工０
テスタ等の高速のシーケンス制御が実現できる効果が得
られる。

上述したように、本発明によれば、ＲＯＭの時分割アク
セスにより、柔軟性と汎用性のあるシステムとし、実時
間性をも満足するシーケンス制御装置を提供することが
できる。

【図面の簡単な説明】

第１図は本発明シーケンス制御装置の基本構成例を示す
ブロック図、第一図は第１図の制御信号の出力波形の一
例を示すタイミングチャート、第３図は第２図の制御出
力を実現するだめのＲＯＭのアドレスとデータの関係を
示すメモリアロケーション図、第１１図は本発明シーケ
ンス制御装置の他の構成例を示すブロック図、第５図は
第グ図のＲＯＭのアドレスマツプの一例を示す説明図、
第６図は本発明シーケンス制御装置の更に他の構成例を
示すブロック図、第７図は第６図のＲＯＭのアドレスマ
ツプの一例を示す説明図、第１図は本発明を適用したＬ
ＳＩテスタの構成例を示すブロック図である。ｌ／・・・ドラムモータ、　　／２・・・第７高圧電源
、１３・・・第２高圧電源　　　／＋７・・・給紙クラ
ッチ、／３・・・レジストクラッチ、／６・・・光学系
モータ、１７・・・光源、　　　　　　／ｌ・・・定着
器モータ、１９・・リードオンリメモリ（ＲＯＭ　）、
〃・・・アドレス発生器、　Ｉ・・・ロータリーエンコ
ーダ、ｎ・・・透過形フォトセンサ、ｎ・・・カウンタ（第１カウンタ）、２グ・・・信号線、　　　　　Ｂ・・・信号線、に・・
・出力信号線、　　　３／・・・アドレス発生器、３ノ
・・・リードオンリメモリ（ＲＯＭ　）、３３〜４ｔｏ
・・・アドレサブルラッチ回路、（Ｚ／・・・発振器（
ＯＳＯ）　、　　グλ・・・第１カウンタ、ｊｌ・・・
イネーブル信号発生器、ｊ２・・・第３カウンタ、ｊｌ・・・マグニチュードコンパレータ、評〜ｊ９・・
・信号線、　　　功・・・アドレス線、７／・・・被測
定ＬＳＩ　（被制御要素）、７λ・・・入力レジスタ、７３・・・論理演算ユニツ）　（ＡＬＵ　）、７グ・・
・データバス、７ｊ・・・出力レジスタ、７ｇ・・・プ
ログラムメモリ、７７・・・ランダムアクセスメモリ（ＲＡＭ　）、７ｇ
・・・プログラムカウンタ（ＰＣ）、７９・・・インデ
ックスレジスタ、１０・・・レジスタ、す／・・・入出力レジスタ。特許出願人　キャノン株式会社第５図

Claims

【特許請求の範囲】

複数の被制御要素の制御データを貯えるリードオンリメ
モリと、このリードオンリメモリの上位アドレスと下位
アドレスをそれぞれ異なる周期で指定するアドレス信号
を発生することにより前記リードオンリメモリの制御デ
ータを時分割アクセスするアドレス発生器と、前記リー
ドオンリメモリから読み出された制御データを所定の時
間にラッチするラッチ回路とを有することを特徴とする
シーケンス制御装置。