JPS58214907A

JPS58214907A - シ−ケンス制御装置

Info

Publication number: JPS58214907A
Application number: JP9688982A
Authority: JP
Inventors: Yoshikazu Yokomizo; 良和横溝
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1982-06-08
Filing date: 1982-06-08
Publication date: 1983-12-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、複数の被制御要素を有する電子機器において
、予め定めたタイミングで被制御要素を順次動作させ、
所定の機能を実行させるシーケンス制御袋ｆｌＫ関する
ものである。

従来のシーケンス制御装置は、論理ゲート、レジスタ及
びフリップフロップなどのハードウェアロジックからな
る専用シーケンス制御装置と、中央処理装置（ＯＰＵ　
）　、入出力装置（ｖ’ｏ　）及びメモリからなり、ソ
フトウェアによって制御プログラムがきまる汎用シーケ
ンス制御装置がある。このうち、専用シーケンス制御装
置は、一般にハードウェアの変更が容易に行なえないこ
とから、システムとしての柔軟性や拡張性が欠如してい
る。

また、最近のＬＳＩ技術の発達により、きわめて安価な
ＣＰＵが得られるようになったことから、コンピュータ
による汎用シーケンス制御装置が実用に供されている。

しかしながら、この汎用シーケンス制御装置は、ストア
ードプログラムによるシーケンス制御であるため、シス
テムの柔軟性や拡張性はあるが、実時間性に欠ける傾向
があり、特に多数のｖＯを備えたシステムにおいては、
実時間マルチタスクプログラムの設計が容易ではない。

ところで、コンピュータによる汎用シーケンス制御装置
のソフトウェアの設計は、一般に、（１）仕様決定、（
２）タイミングチャートの作成、（５）フローチャート
の作成、（４）コーディング、（５）デバッグおよび（
６）実機検討という複雑な過程を経て行なわれている。

本発明の目的は、上述した従来技術の欠点を除去するた
めに、リードオンリメモリとアドレス発生器とを用いて
、実時間性を備え、しかも７０−チャート作成の過程を
経ることなくタイミングチャートから直接コーディング
できるシーケンス制御装置を提供することにある。

以下、図面を参照して本発明の詳細な説明する。

第１図は本発明を適用した複写機のシーケンス制御装置
の一構成例を示し、ここで、複写機はドラムモータｔ／
、第１高圧電源／２、第２高圧電源１３、給ｍクラッチ
／ｌ’、レジストクラッチ／Ｊ　、光学系モータ／に、
光源／７および定着器モータ／ｌなどの複数の被制御要
素を有している。シーケンス制御装置は、リードオンリ
メモリ（以下、ＲＯＭと称する）１９と、アドレス発生
器〃とを有し、上述の被制御要素を予め定めだタイミン
グで順次駆動し、帯電、露光、現像および定着のプロセ
スと給紙動作などを制御する。すなわち、ＲＯＭ　／？
は各タイミングにおける被制御要素のオン／オフの制御
データを記憶しており、例えばｒピッ）　Ｘ　１０２１
７ワードの記憶容量を有し、そのにビットの出力線の各
ビット０１〜０８にそれぞれ被制御要素ｌ／〜ｎを接続
する。

アドレス発生器〃は、ロータリーエンコーダ〃、透過形
フォトセンサｎおよび弘ビットのカウンタｎからなり、
ＲＯＭ　／９のアドレスを指示する。このアドレス発生
器〃において、ロータリーエンコータガは、複写機の静
電ドラム（図示せず）と同軸上に機械的に結合しており
、その周縁部に所定間隔ごとに設けられている切欠きが
、透過形フォトセンサ〃に合致すると、それに対向して
配置されている光源からの光を一定周期で透過させるよ
うに構成しである。従って、ロータリーエンコータ〃の
回転にともなって、透過形７オトセンサｎが、静電ドラ
ムの回転に同期したドラムクロック信号を発生し、信号
線ノブを介してカウンタｎに供給する。そのカウンタｎ
は、複写機の制御回路（図示せず）から信号線Ｊを介し
て入方される複写開始を示すリセット信号によりリセッ
トされたのち、透過形フォトセンサ〃が供給するドラム
クロック信号の計数を開始し、その計数結果をアドレス
信号として出力端子Ｑ。−！Ｑ５からψビットの出力信
号線ぶを介してＲＯＭ　／９０入力端子Ａ。−Ａ、に出
力する。

ＲＯＭ　／？は、カウンタｎが供給するアドレス信号に
従って、被制御要素／ｌ〜／ｌを駆動する制御データを
出力ビットＯ４〜０８に供給する。従って、いま複写機
の被制御要素ｌ／〜／ｇの動作が、第２図のタイミング
チャートのように決まれば、そのドラムクロック信号の
立上りに同期して被制御要素／／〜／Ｉのオン／オフ動
作のコーディングを行い、第３図に示しているように、
ＲＯＭ／？のアドレスと格納すべき制御データを決める
ことができる。

次に、第２図のタイミングチャートと第３図のＲＯＭの
制御データとを参照して、第１図のシーケンス制御装置
の動作を説明する。

シーケンス制御装置の初期状態においては、ＲＯＭ／？
の各出力ビットＯ４〜０８は全てｎ　ｏ　ｕになってお
り、被制御要素／／〜ｎは全て停止している。

そこで、コピーボタン（図示せず）を操作して複写動作
を開始すると、複写機の制御回路から信号線Ｂにリセッ
ト信号が供給されるため、そのリセット信号立上に同期
してカウンタｎはリセットし、従って出力信号線にを介
してＲＯＭ　／９のアドレス″Ｏ”を指定する。ＲＯＭ
　／９のアドレス″０”には、第３図に示しているよう
に、ドラムモータ／／のみを駆動するデータがストアさ
れているから、ＲＯＭ／９の出力ビット０１のみが′ｌ
”になり、他の出力ビット０２〜０８は６０”となる。

このようにして、ドラムモータ／／が回転を開始すると
、透過形７オトセンサｎがドラムクロック信号を出力す
る。このドラムクロック信号に応じてカウンタ〃が歩進
し、ＲＯＭ　／９のアドレスを順次指定して行き、第２
図のタイミングチャートに示した一連のシーケンスがＲ
ＯＭ　／９の出力データによって実行される。そして、
ＲＯＭ／９のアドレスが／３”になると、ドラムモータ
／／が停止し、ドラムクロック信号もなくなりコピーが
完了する。

上述したように、本実施例によれば、クロック信号に同
期してアドレス発生器が指定したアドレスの制御データ
をＲＯＭから読み出して被制御要素を駆動するので、実
時間性を有しているのみならず、タイミングチャートと
ＲＯＭの制御データのコーディングが、時間とアドレス
を対応づけることにより、完全に一致しているので、コ
ーディングが簡便であり、誤りが少なく、また修正や変
更も容易である信頼性の高いシーケンス制御装置が得ら
れる。従って、また本実施例のシーケンス制御装置は、
（り仕様決定、（２）タイミングチャートの作成、（５
）コーディングおよび（４）実機検討という従来より極
めて開鎖な手順で実現できる。更に、本実施例は、ＲＯ
Ｍの制御データを書き換えるだけで、複写機のシーケン
ス制御装置のみならず、他の用途の種々のシーケンス制
御装置に適用することができる。

第ダ図は本発明による複写機のシーケンス制御装置の他
の構成例を示す。なお、第１図と同様な部所には同一符
号を付してその詳細な説明を省略する。このシーケンス
制御装置は、アドレス発生ｎ　Ｊ／　、　ＲｏＭ　ｎお
よびｔ個のラッチ回路３３〜％からなり、複写機の１１
巻、現像および定着のプロセスと紙送りなどの機構とを
制御する。

アドレス発生器３１は、ＲＯＭ３λの下位アドレスＡ。

〜Ａ、と上位アドレスＡ４〜Ａ６を指定するアドレス信
号を発生する。

このアドレス発生器３ノにおいて３、第１図示と同様な
ロータリエンコーダＪ、透過形７オトセンサ〃および第
１カウンタＢは、ＲＯＭ３２の下位アドレスＡ。−Ａ３
を指定する弘ビットのアドレス信号を発生する。また、
アドレス発生器３１は、ＲＯＭ　３２　（７）上位アド
レスＡ４〜Ａ６を指定する３ビツトのアドレス信号を発
生するために、発振器グ／と第１カウンタＢλを備えて
いる。発振器グ／は、ドラムクロック信号のｔ信販上（
本例では１倍とする）の周波数を有するシステムクロッ
ク信号を発掘し、第２カウンタｐとラッチ回路３３〜勿
のクロック端子ＯＫに供給する。第λカウンタ侵は３ビ
ツトのカウンタであり、システムクロック信号を計数し
て、ＲＯＭ　３２の上位アドレンＡ４〜Ａ６とラッチ回
路３３〜ｐのアドレスＡｎとを指定するアドレス信号を
出力する。

ラッチ回路３３〜僧は、アドレッサブルラッチであり、
第λカウンタ侵のアドレス信号でアドレスが指定され、
更に発振器ｌ／のシステムクロック信号に同期して、Ｒ
ＯＭ　３λの制御出力データ０１〜０８を入力端子りを
介してそれぞれラッチする。また、ラッチ回路３３〜ｐ
は、それぞれｌビットの出力端子Ｑ□〜陣を有している
。従って、ラッチ回路３３〜ｐが制御する被制御要素の
総数はｌｒｘ、ｒ＝ｇ＜を個となり、発振器グ／のシス
テムクロック信号で与えられたタイミング毎に制御信号
ＯｉＡ〜０□□、（ただし、’　”／　ｌ　２１３１・
・・、ｒ）を被制御要素に供給することができる。

ＲＯＭ　Ｊノは、図示のごとく、アドレスＡ。−Ａ６が
７ビツトであり、制御出力データ０１〜０８カｇヒツト
であるから、にビットｘ　／、２．１’ワードの記憶容
量を有しているが、後述のような時分割アクセスによっ
て制御データを読み出すことによりｔ弘ビット×／ｌワ
ードのＲＯＭとして機能する。このＲＯＭ　ｊλのアド
レスマツプは、第５図に示すように、／ワードがｌビッ
トの制御データ０．〜０８であり、がつ１６ワードごと
に／ブロックとしたｔ個のブロックＡ−Ｈからなり、形
式的にはｔビットＸ　／ＪＪ’ワードの構成となってい
る。ただし、この図示のアドレスマツプにおいては、１
６進表示によってアドレスを表示している。

次に、第グ図のシーケンス制御装置の動作を第５図のア
ドレスマツプを参照して説明する。

シーケンス制御装置は、初期状態においてＲＯＭ３２の
出力０１〜０８が全て０″になっており、ラッチ回路３
３〜ＩＩ０にはｏｌ′がラッチされているので、≦ｆ個
の被制御要素は全て停止している。そして、複写開始ボ
タン（不図示）が押されると、複写機の制御回路から信
号線Ｂを介して供給されるリセット信号を第１カウンタ
ｎが受信し、その出力端子Ｑ。〜Ｑ３にＲＯＭ　３２の
下位アドレスＡ。−Ａ。

を指定するアドレス信号”（ｏ）、６”を出方する。こ
のとき発振器グｌが第λカウンタ侵にシステムクロック
信号を供給するため、第１カウンタＢはＲＯＭＪ２ノ上
位７　トＬ／　スＡ４〜Ａ６を指定するアドレス信号を
出力する。

既述したように１シスデムクロック信号は、ドラムタロ
ツク信号の１倍の周波数を有していると設定しているの
で、静電ドラム（不図示）の回転にともなって最初のド
ラムクロック信号が信号線２グを介して第１カウンタ２
７に入力されるまでにｌＲＯＭ　３２の上位アドレスＡ
４〜Ａ６を指定するアドレス信号は″（０）１６″から
”（７）、６”まで変化する。すなわち、アドレスマツ
プ上では、第２図から明らかなように、ブロックＡ、Ｂ
、Ｏ，・・・、１（カ順次指定される。その間、ＲＯＭ
　３２の下位アドレスＡ。

〜Ａ３を指定するアドレス信号はＮ（ｏ）、６？！のま
までアルカラ、アドレスＡ。−Ａ６を指定するアドレス
信号は、”　（００）、６″ｙ　”　（”）１６＋　”
　（”）１６”＋・・・ｒ　”　（７（’Ｆ　”となり
、それぞれのアドレスに応じてＲＯＭ　Ｊλはｌワード
ｌビットの制御データ０゜〜０８を出力する。これと同
時に、第１カウンタ２７がラッチ回路３３〜〃のアドレ
ス入力端子Ａｎにそれぞれアドレス信号を供給し、発振
器グ／がラッチ回路３３〜＃０のクロック入力端子ＯＫ
にシステムクロック信号を供給するから、ラッチ回路３
３〜％は、それぞれ入力端子りを介してＲＯＷ　３ｉの
制御出力データ０１〜０８を時分割で読み込むことがで
きる。

次いで、静電ドラムが回転を始め、ロータリエンコーダ
方の切欠部を通過した光を透過形フォトセンサとが検出
してドラムクロッ゛り信号を発生し、そのドラムクロッ
ク信号を信号線２グを介して第１カウンタｎが受信する
と、第１カウンタｎは計数値（カウント値）を十″／″
歩進（インクリメント）する。そのため、第１カウンタ
ｎの出力端子Ｑｏ　”　Ｑｓに生ずるアドレス信号は″
（１）、６Ｉ＋となり、ＲＯＭ　３２の下位アドレスＡ
、〜Ａｓを指定する。その際第１カウンタｎけ、次のド
ラムクロック信号を第７カウンタｎが受信するまで、シ
ステムクロック信号を計数して″（ｏ）、６′から”（
７）、６”を順次出力し、ＲＯＭ７．２の上位アドレス
Ａ４〜Ａ６を指定ｆ　ル。

従って、この期間中にＲＯＭ　３２のアドレスＡ０〜Ａ
６としては、”　（０／　）１６”　ｒ　”　（’／）
４４　”　＋　　＋″（７／）、６”が指定され、ＲＯ
Ｍ　３２　ハ指定すｉ　７’ｊ　ソのアドレスの制御デ
ータを順次出力する。これと同期して、上述した様に、
ラッチ回路３３〜％のアドレス指定とラッチ制御が行な
われるので、ＲＯＭ３２の制御出力データ０１〜０８は
、システムクロック信号に応じて各ラッチ回路３３〜僧
にそれぞれ時分割で分配される。

以下同様にして、ドラムクロック信号に同期した／乙の
タイミングで、ＲＯＭＪ２は全ての制御データを読み出
し、ラッチ回路３３〜３グは、その各タイミンクでＲＯ
Ｍ　３２の制御出力データをシステムクロック信号に同
期してそれぞれ読み込むことができる。

次いで、ラッチ回路３３〜％は、その制御出力データＯ
ｉ３　＋　（ただし、’　＝　／　＋　２　＋　”’　
＋　Ｉｓ　ｊ　＝Ａ。

Ｂ、・・・、Ｈ）、を被制御要素にそれぞれ供給する。

従って、このシーケンス制御装置は、ｌ乙のタイミング
で、６？！個の被制御要素を、それぞれＲＯＭ　３２の
制御データにもとづいて制御することができる。

ここで、ＲＯＭＪ２はｔビットＸ　／２１ワードの記憶
容量であるＫもかかわらず、上述のような時分割アクセ
スを行うことによって、乙ｖビットＸｌｔワードのＲＯ
Ｍとして機能することができる。そのため、本実施例に
よれば、ＲＯＭの７ワードあたりのビット数に制限を受
けずに、被制御要素の数を増設し得るので、ＲＯＭの記
憶空間を効率よく使用することがで撚る。また、タイミ
ングチャートとＲＯＭの制御データが対応するので、第
１図の前実施例と同様な効果も得ることができる。

第６図は本発明による複写機のシーケンス制御装置の更
に他の構成例を示す。なお、第１図の前実施例と共通の
部所には同一符号を付し、その詳細な説明は省略する。

このシーケンス制御装置は、アドレス発生器３／　１イ
ネ一ブル信号発生器ｊ／、ＲＯＭ　３２およびｒ個のラ
ッチ回路３３〜ｐを有し、同一の制御データを連続して
発生する比較的長いシーケンス制御に適する。

イネーブル信号発生ｇ３ｊ／は、第３カウンタ５２およ
びマグニチュードコンパレータ！３とヲ有シ、アドレス
発生ｉ　３／の第１カウンタｎの計数（カウント）を許
可するイネーブル信号を発生する。その第３カワンタｊ
２は信号線Ｓａを介して供給されるロード信号に応じて
その内容をリセットした後、信号線ｊｊを介して供給さ
れるドラムクロック信号のパルス数を計数して、その計
数結果である符号なしのλ進数値Ｂを出力端子Ｑｎから
信号＃ｉ！！７を介してマグニチュードコンパレータ！
；３ＶＣ供給する。

マグニチュードコンパレータ！３はその供給された符号
なしλ進数値Ｂと、ラッチ回路３３〜侵の各出力端子Ｑ
Ｈから信号線ｊ６を介して供給されるランレングスデー
タ、すなわち同一制御データを連続して発生する時間を
示す符号なしλ進数値Ａとを比較し、両者ＡおよびＢの
値が等しい時にのみ、信号線ｊｇを介して第１カウンタ
３にその計数を許可するイネーブル信号を供給する。第
１カウンタｎはそのイネーブル信号の受信のタイミング
でドラムクロック信号の歩進を行い、そのタイミング時
以外では歩進を中止する。また、同時にイネーブル信号
は破線で示す分岐信号線１９を介して第３カウンタｊ２
のクリア端子ＯＬにも供給され、その計数内容をクリア
する。

あらかじめ、ＲＯＭ　３２のＡ−Ｇ領域（第５図参照）
には、ラッチ回路３３〜ψの出力制御線ＯｉＡ〜０□。

（ただし、ｉ＝／、、２．Ｊ・・・Ｉｒ）の出力値に相
当する被制御要素駆動データ（制御データ）が記憶され
、また残りのＨ領域（第５図参照）には、各アドレスの
制御データが連続して続く時間に相当するランレングス
データ夕が７組ざピッＮｌｌ成の符号なし２進数で記憶
される。なお、上述のＲＱＭ　３２の他に、信号線必と
接続する第２　ＲＯＭを別に設け、ランレングスデータ
をその第２ＲＯＭの方に記憶するようにしてもよい。

次に、第を図のシーケンス制御装置の動作を第５図も参
照して説明する。

第１カウンタｎがリセット信号の受信に応じて最初のア
ドレス信号を送出しだ時点から、ドラムクロック数にし
てグＳクロックパルスの期間において、ラッチ回路３４
Ｉの制御線０２Ａの出力だけをハイレベルＨに保ち、他
の制御線の出力はローレベルＬに保つ場合を想定すると
、その場合はあらがじめＲＯＭ　３２のアドレス”（０
０）、６”にはλ進データ（００００００１０）　２を
、アドレス″（７０）１６’にはコ進データ（００１０
／１０／　）２＝　（１）　、。を、まだアドレスＨ＜
　７０　）　１６Ｎ、”（，２０）、６″゛、”（３０
）１６”、゛（・弘”）Ｌ６”１”（！；０）１６”お
よび゛（６０）１６”には全てλ進データ（ｏｏｏｏｏ
ｏｏｏ　）　２を１き込む。そのため、第１カウンタｎ
が下位アドレスを指示する最初のアドレス信号″（０）
、６”を送出し、第１カウンタ！、２が上位アドレス信
号を送出すると、ＲＯＭ　Ｊ２のアドレス″（００）、
６”　１”（１０）、６”　ｌ”（コ”　１６　”　＋
　”　（Ｊ　０）１４　’、・・・”（７０）、６”が
順次選択され、そのアドレスに書き込まれた上述のλ進
データがラッチ回路３３〜Ｑの入力端子りに供給される
。これと同時に、第１カウンタ４１２のアドレス信号が
ラッチ回路３３〜４ｔｏのアドレス入力端子Ａｎに供給
され、発振器４１／のシステムクロック信号がラッチ回
路３３〜功のクロック入力端子ＯＫに供給されるから、
ラッチ回路３３〜ＩＩ０にはそれぞれ入力端子りを介し
てＲＯＭ　３２の制御出力データ０１〜０　がアドレス
信号とシステムクロック信号に同期して時分割に読み込
まれる。

すなわち、ＲＯＭ　Ｊλのアドレス”　（ＯＯ）１６”
が選択されると、そのアドレスに記憶されたコ進データ
（００００００１０）２がラッチ回路３３〜≠Ｏの入力
端子りに供給される。このときの制御出力データは０２
のみがｌ”で他は”ｏ″であるから（第５図参照）、時
分割で読み込まれた結果、制御線Ｏ４Ａ〜０６Ａの内で
０２Ａの出力だけがハイレベルＨとなり、他はローレベ
ルＬとなる。次いで、ＲＯＭ３．２のアドレス”（１０
）１６”〜″（＋０）、６”が順次選択され、データが
時分割で各ラッチ回路３３〜％に読み込まれるが、それ
らのアドレスには全て零であるλ進データ（ｏｏｏｏｏ
ｏｏｏ＞２が書き込まれているので対応する制御線の全
てはローレベルＬとなる。

その結果、３６本の出力制御線Ｏ１Ａ〜Ｏｉ。の内で制
御線０２Ａの出力のみがハイレベルＨとなる。

続いて、ＲＯＭ　、？２のアドレス″ｌ　（７０）　、
６ＩＴが選択されると、そのアドレスに記憶されたコ進
データ（００１０／１０／　）２　がラッチ回路３３〜
僅に読み込まれ、信号線よ６を介して送出される。その
際、信号線ｊ−４にに本の出力制御線Ｏ４Ｈ〜０８Ｈが
１個のデータとして出力され、１１３クロツクパルスに
相当するλ進データ（００１０／１０／）２がマグニチ
ュードコンパレータＳ３の入力端子Ａに供給される。一
方、第３カウンタｊλはリセット信号の発生とはぼ同時
に発生するロード信号によりその内容を（ＯＯＯＯＯＯ
ＯＯ）２にクリアした後、ロータリエンコーダｌから供
給されるドラムクロック信号を計数して、その計数結果
である符号なしλ進数Ｂをマグニチュードコンパレータ
ｊ３の入力端子Ｂに供給する。コンパレータｊ３は入力
端子Ａに供給されたコ進データと、入力端子Ｂに供給さ
れたコ進データとを比較し、両データの値が一致したと
きにのみイネーブル信号をハイレベルＨにする。従って
、第３カウンタｊ３がドラムクロック信号をダｊクロッ
クパルス分計数して、その計数値ＢがデータＡ　（７）
　＜００１０／１０／）２に等しくなるまでは第１カウ
ンタｎは歩進せず、出力制御線０２Ａのみがハイレベル
Ｈである制御出力状態が保たれる。

次に、ランレングスデータＡの（００１０／１０／）２
とドラムクロック計数値Ｂとが等しくなると、イネーブ
ル信号がハイレベルＨとなるから、第１カウンタｎはそ
のイネーブル信号の受信に応じて計数許可となり、ドラ
ムクロック信号に応じて十″ｌ”歩進する。同時に、イ
ネーブル信号６１により第３カウンタｌの内容がインク
リメントされ、次の制御状態に移る。ここで、／バイト
ｔビットとすると、これまでの制御に要したＲＯＭ　３
２の記憶領域はｔバイトとなるが、これと同様なシーケ
ンス制御を第弘図で示した前実施例の方式で実行すると
、４’５　Ｘ　！ｒパイ）　＝　３６０バイトが必要と
なる。また、ＲＯＭ　３ノのアドレス″’（７／）、６
”にあらかじめ（／／／／／／／／　）２のランレング
スデータを記憶すれば、次の制御段階における出力制御
状態をドラムクロックにして、２３にパルス分連続させ
ることができる。同様に、出力制御線０１Ａ〜Ｏ１Ｇか
ら出力する制御データはＲＯＭ　３２のアドレス″（７
，ｚ）、６”。

−１＜　７３）＋６Ｎ・・・・・・　″＜　７Ｆ　＞　
、、　ＴＩにあらかじめ記憶したランレングスデータに
応じて連続出力することができる。

このように、本実施例では同一の制御データが続く時に
、その連続時間を示すランレングス時間を符号化してＲ
ＯＭにあらかじめ記憶し、その記憶・　したランレング
スデータに基づいてシーケンス制御を行っているのでＲ
ＯＭの記憶容量を大幅に少なくすることができる。よっ
て、本実施例は特に同一制御データの出力が続き、比較
的長いシーケンス制御に対して好適である。更に、本実
施例では、第３カウンタｊコのクリアをイネーブル信号
に同期して行うようにしているため、そのカウンタｊコ
は制御出力の変化点から変化点までのドラムクロック数
を計数することになるから、カウンタＳ−がｒビット構
成であってもドラムクロック数で２３６を越えるシーケ
ンス制御が可能となる利点がある。

まだ、第６図において第１カウンタｎ２のアドレス線６
０をＲＯＭ　３λの下位アドレス端子Ａ。ＮＡ２ＶＣＡ
２上、第１カウンタｎのアドレス線ＵをＲＯＭ　３２の
上位アドレス端子Ａ３〜Ａ６に接続すると、第７図のア
ドレスマツプで示すように、ＲＯＭ３２のア８ドレス配
置はきわめて合理的となる。すなわち、この場合はｔバ
イトが／組罠なってランレングス指示を構成することに
なり、プログラム設計が容易となる。つまり、７組ｌバ
イト毎に初めの７バイトまでは、出力信号線の出力状態
をビット対応で書き込み、ｒバイト目にはその状態が続
く長さを符号なしλ進符号で書き込めば良いからである
。勿論、ランレングス符号をＲＯＭ　３２と同一のメモ
リ空間に割り付けなくても、第、２　ＲＯＭ　（図示せ
ず）を用いてそれに割り付けるようにしてもよい。この
ように第２　ＲＯＭにランレングス符号を書き込む場合
は、第２　ＲＯＭのアドレス線を上述のアドレス線ぶに
接続し、そのデータ線をマグニチュードコンパレータｊ
３のＡ入力端子に接続して出力データを直接コンパレー
タ３３　Ｋ印加することができる。

なお、第１図〜第を図までの各実施例における第１カウ
ンタｎとしてはプリセット機能付きのものを用いてもよ
い。このプリセットとしては例えばマイクロコンピュー
タ（不図示）を用いるのが好適であり、これにより第２
図で示すようなタイミングチャートの途中から制御動作
を開始させることができる。また、その場合はそのマイ
クロコンピュータは通常のシーケンス制御から完全に解
放されているので、より高度な制御に専念することがで
きる。この様に、上述の各実施例において条件判断等の
例外的シーケンス制御にはマイクロコンピュータを想定
しているのであるが、更に本発明の用途は単に複写機の
シーケンス制御の様にゆっくりしたシーケンス制御ばか
りでなく、後述のようにＬＳＩテスタの様な超高速のシ
ーケンス側割にも適用することができる。この場合のマ
イクロコンピュータとしてはビットスライス形のマイク
ロプロセッサを用いることができる。

第を図は、本発明を適用したＬＳＩテスタの構成例を示
す。第弘図と共通箇所には同一符号を付してその詳細な
説明は省略する。ここで、７／はアドレサプルラッチ回
路３３〜侵から入力条件データ（テスト入力データ）が
供給される被測定ＬＳＩ　（大規模集積回路）、７コは
被測定ＬＳＩ７／の応答結果をラッチする入力レジスタ
、７３は入力レジスタ７２の出力データに基づきデータ
バスｌを介して出力レジスタ７ｊの制御等を行う論理演
算ユニツ）　（ＡＬＵ）である。ＬＳＩ７／は前実施例
の被制御要素に相当し、ＡＬＵ７Ｊは例えばビットスラ
イス形マイクロプロセッサからなる。出力レジスタ７３
はＬＳＩ７／の入力条件設定データが読み出されるＲＯ
Ｍ　３λの下位アドレスＡ。−Ａ、を指示するアドレス
制御を行う。このように、ＡＬＵ７Ｊは通常のシーケン
ス制御から解放されるので、相対アドレス以外は７７寸
イト命令で実行でき、それにより高速のデータ制御が可
能となり、本発明シーケンス制御回路°３２〜Ｑと組み
合せて高速のＬＳＩテスタを構成できる。

７乙は読出し専用メモリで構成されるプログラムメモリ
であり、レジスタ制御ビット領域Ｒ１メモリ制御ビット
領域Ｍ１データビット領域りおよびコマンドビット領域
Ｃからなる。領域Ｒは入力レジスタ７２をアクセスする
領域であり、領域Ｍはランダムアクセスメモリ（ＲＡＭ
）７７と、プログラムカウンタ（ＰＣ）７７、および出
力レジスタ７５等のアドレス設定をする領域であり、領
域りはＡＬＵ７Ｊにデータ（期待出力データ）を供給す
る領域である。

また、領域ＣはＡＬＵ７．？の動作モードを制御する領
域であり、ＡＬＵ７Ｊのどの機能を使うかを指示するビ
ットが記憶される。プログラムメモリ７乙は／命令が／
バイトから構成されているので、通常の場合はｌ命令実
行毎に１回インクリメントされる。

ただし、コマンドビット（０）がジャンプ命令の時には
絶対アドレスに対してメモリ制御ビット（紛の値を直接
フェッチし、相対アドレスに対してＰＣ７１の現在値を
加算または減算して７エツチする。

ＲＡＭ　７７はプログラムメモリ７乙のレジスタ制御ビ
ット（Ｒ）によってチップセレクトされ、プログラムメ
モリ７乙のメモリ制御ビット（Ｍ）によってセルセレク
トされる。また、ＲＡＭ　７７はＡＬＵ　７３の図示し
ないリードライト線（Ｒ／Ｗ）によりモード切換されて
、データバス７グ上に送出された入力データを読み込む
か、または記憶したデータをデータバスＩＩｃ出力する
。ＰＣ７１はプログラムメモリ７乙のアドレスを制御す
る。７９はプログラムメモリ７６のインデックス命令に
用いるインデックスレジスタである。ここで、インデッ
クスレジスタ７りからの信号によりＲＡＭ　７７をアク
セスする場合をインデックスアドレスとし、プログラム
メモリ７乙のメモリ制御ビット領域Ｍからの信号により
ＲＡＭ　７７をアクセスする場合をダイレクトアドレス
とする。

にＯはＡＬＵ　７．！の種々の演算のだめのスクラッチ
パッドメモリとして用いるレジスタであり、論理演算に
必要なデータはこのレジスタ１０に書き込んで処理する
。ｇ／は外部機器（不図示）とのデータの受は渡しを行
う入出力レジスタであり、例えば入出力デバイスのアド
レス指示や゛データの送受信を行う。その外部機器とし
ては、ビデオキーボード、ラインプリンタなどがあり、
テストプログラムの入力やテスト結果の出力などに用い
る。

次に、第２図のＬＳＩテスタの動作を説明する。

まず、テスト開始とともに発振器（０８Ｇ　）　＃／の
出力を計数するカウンタ侵の出力端子Ｑからアドレス信
号が送出され、その信号によりＲＯＭ　！２の上位アド
レスＡ４〜Ａ６が指定され、また出力レジスタ７ｊから
送出されたアドレス信号によってＲＯＭ３２の下位アト
トスＡ。−Ａ３が指定される。指定されたＲＯＭ　３２
のアドレスＡ。−Ａ６のデータが、その出力端子０．〜
０８からラッチ回路３３〜Ｑの該当アドレスに順次送出
される。これにより、ラッチ回路３３〜Ｑの出力端子Ｑ
Ａ　”　ＱＨから出力制御線ＯＩＡ〜０１Ｈ（但し、１
−／〜ｒ）を介して入力テストデータ、。

すなわちＲＯＭ　７．２に書き込まれた入力条件に当る
テストパターンデータが被測定ＬＳＩ７１の入カ端チェ
。

〜Ｉ６．に供給され、その応答結果が検出出力として出
力端子０゜〜０１ｏから送出する。ここで、例えば、電
卓用ＬＳＩを被測定ＬＳＩ　７／として本装置を電卓用
ＬＳＩチェッカとして用いる場合は、上述の入力端チェ
。〜工２５が電卓のテンキーの入力端子に相当し、出力
端子０゜〜０．。が液晶ドライブ出方端子に相当する。

被測定１．＋ＳＩ　７／からの検出出力はプログラムメ
モリ７乙のレジスタ制御ビットＲによりアクセスされて
、ＡＬＵ　７３に供給される。ＡＬ＋Ｕ　７３は供給さ
れた検出出力に基づき各種のキー人力状態に対する出力
値を測定し、それがプログラムメモリ７６から供給され
たデータビットの）に基づき予め計算して求めておいた
良品の場合の正確な出力値と比較して、両者が一致して
いるか否かを確認し、被測定ＬＳＩ７／が良品であるか
不良品であるかを判定する。その判定結果を入出力レジ
スタｔ／を介して外部機器に送出し、デスプレイ表示ま
たはプリントアウトを行う。次のテストに移るときは、
ＡＬＵ　７３がら出力レジスタ７ｊ［指示信号が出方さ
れ、これに基づき出力レジスタ７Ｓから新たなアドレス
指示がＲＯＭ３λに対して行われ、それにより被測定Ｌ
ＳＩ７／は新たな入力条件を与えられる。その際、ラッ
チ回路３３〜％は出力レジスタ７！がらの出方にもとづ
きＲＯＭ　３２の中Ｋ１１ｊがれている内容をラッチす
るだけであるから、極めて高速となる。例えば、ラッチ
回路３３〜％をそれぞれマイクロコンピュータの出力ボ
ートに割り当てて、ソフトウェアにょす出力値をセット
する従来の場合に比較して少くとも７０倍以上の高速動
作が可能である。

このように、本実施例では、従来のようなタイマ制御に
よる複雑なソフトウェアを必要としたシーケンス制御装
置に比較して、タイミングチャートが与えられれば、そ
れを直接ＲＯＭに礪゛き込むだけでシーケンス制御が実
現できるので、開発手間が大幅に軽減されるばがりてな
く、ビットスライスプロセッサとの組合せＫより工０テ
スタ等の高速のシーケンス制御＃が実現できる効果が得
られる。

上述したように、本発明によれば、クロック信号に同期
してアドレス発生器が指定したアドレスの制御データを
ＲＯＭから読み出して被制御要素を駆動するので、実時
間性を有しているのみならず、タイミングチャートとＲ
ＯＭの制御データのコーディングが、時間、とアドレス
を対応づけることにより、完全に一致しているので、コ
ーディングが簡便であり、誤りが少なく、まだ修正や変
更も容易である。

従って、本発明のシーケンス制御装置は、（１）仕様決
定、（２）タイミングチャートの作成、（５）コーディ
ングおよび（４）実機検討という手順で実現できる。

更に、本発明は、ＲＯＭの制御データを書き換えるだけ
で、複写機のシーケンス制御装置のみならず、種々のシ
ーケンス制御装置に適用することができる０

【図面の簡単な説明】

第１図は本発明シーケンス制御装置の基本構成例を示す
ブロック図、第２図は第１図の制御信号の出力波形の一
例を示すタイミングチャート、第３図は第２図の制御出
力を実現するためのＲＯＭのアドレスとデータの関係を
示すメモリアロケーション図、第弘図は本発明シーケン
ス制御装置の他の構成例を示すブロック図、第５図は第
ψ図のＲＯＭのアドレスマツプの一例を示す説明図、第
を図は本発明シーケンス制御装置の更に他の構成例を示
すブロック図、第７図は第に図のＲＯＭのアドレスマツ
プの一例を示す説明図、第ｇ図は本発明を適用したＬＳ
Ｉテスタの構成例を示すブロック図である。／／・・・ドラムモータ、１２・・・第１高圧電源、１
３・・・第２高圧電源、／＜ｌ・・・給紙クラッチ、／
ｊ・・・レジストクラッチ、ｌ乙・・・光学系モータ、
／７・・・光源、　　　　　　　／ｌ・・・定着器モー
タ、／９・・・リードオンリーメモリ（ＲＯＭ　）、〃
・・・アドレス発生器、２／・・・ロータリーエンコーダ、ｎ・・・透過形フォトセンサ、ｎ・・・カウンタ（第１カウンタ）、２グ・・・信号線、　　　　　Ｂ・・・信号線、ぶ・・
・出力信号線、　　　３／・・・アドレス発生器、３２
・・・リードオンリメモリ（ＲＯＭ　）、３３〜ｐ・・
・アドレサブルラッチ回路、４ｔ／・・・発振器（Ｏ２
０）　、　　侵・・・第３カウンタ、ｊ／・・・イネー
ブル信号発生器、！コ・・・第３カウンタ、ｊ３・・・マグニチュードコンパレータ１、！ｖ〜５９
・・・信号線、　　　ω・・・アドレス線、７／・・・
被測定ＬＳＩ　（被制御要素）、７コ・・・入力レジス
タ、７３・・・論理演算ユニツ）　（ＡＬＵ　）、７ψ・・
・データバス、７ｊ・・・出力レジスタ、７６・・・プ
ログラムメモリ、７７・・・ランダムアクセスメモリ（ＲＡＭ＝）、７ｇ
・・・プログラムカウンタ（ＰＣ）、７り・・・インデ
ックスレジスタ、ｎ・・・レジスタ、Ｉｒｌ・・・人出力レジスタ。

Claims

【特許請求の範囲】

複数の被制御要素の制御データをストアするリードオン
リメモリと、このリードオンリメモリのアドレス信号を
発生するアドレス発生器とを備え、前記被制御要素の駆
動タイミングと前記アドレス発生器のアドレス信号とを
対応させ、前記アドレス発生器で指定したアドレスの制
御データを前記リードオンリメモリから読み出して前記
被制御要素を駆動することを特徴とするシーケンス制御
装置。