JPS58214909A

JPS58214909A - シ−ケンス制御装置

Info

Publication number: JPS58214909A
Application number: JP9689182A
Authority: JP
Inventors: Yoshikazu Yokomizo; 良和横溝
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1982-06-08
Filing date: 1982-06-08
Publication date: 1983-12-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、複数の被制御要素を予め定めたタイミングで
１＠次動作させ、所定の機能を実行させるシーケンス制
御装置に関するものである。

従来のシーケンス制御装置は、論理ゲート、レジスタ及
びフリップフロップなどのハードウェアロジックからな
る専用シーケンス制御装置と、中央処理装置（ＣＰＵ）
、入出力装置（Ｉｌｏ　）及びメモリからなυ、ソフト
ウェアによって制御プログラムがきまる汎用シーケンス
制御装置がある。このうち、専用シーケンス制御装置は
、一般−こハードウェアの変更が容易に行えないことか
ら、システムとしての柔軟性や拡張性が欠如している。

また、最近のＬＳＩ技術の発達により、きわめて安価な
ＣＰＵが得られるようになったことから、コンピュータ
による汎用シーケンス制御装置が広く実用に供されてい
る。しかしながら、この汎用シーケンス制御装置は、ス
トアードプログラム１こよるシーケンス制御であるため
、システムの柔軟性や拡張性はあるものの、実時間性に
欠ける傾向があり、特に多数の工んを備えたシステムに
おいては、実時間マルチタスクプログラムの設計が容易
ではない。ところで、コンピュータによる汎用シーケン
ス制御装置のソフトウェアの設ｕ１は、一般に、（１）
仕様決定、（２）タイミングチャートの作成、（５）フ
ローチャートの作成、（４）コーディング、（５）デバ
グおよび（６）実機検討という複雑ｉ過程を＼て行なわ
れている。

本発明の目的は、上述した従来技術の欠点を除去するた
めに、リードオンリーメモリ、アドレス発生器、イネー
ブル信号発生器およびラッチ回路を用い、柔軟性や拡張
性に富むシステム構成ができ、ｌ〜かも必要記憶容量を
減少し、実時間性の要求をも満足し得るシーケンス制御
装置を提供することにある。

複数の被制御要素を予め定めたタイミングで厘次駆動す
る制御データをリードオンリーメモリ（以下ＲＯＭと称
する）に貯え、アドレス発生器で指定したアドレスにあ
るＲＯＭの制御データを読み出すように構成したシーケ
ンス制御装置は、ＲＯＭの制御データを変更するだけで
全く異った用途のシーケンス制御装置となり、汎用性を
備えており、［７かも０ＰｔＪによる演算処理を要しな
いので実時間性の要求を満足することができる。しかし
ながら。

このようなシーケンス制御装置は、一般に制御可能な被
制御要素の数がＲＯＭに貯えている制御データのｌワー
ドあたりのビット数によって制限されてしまう。例えば
、ＲＯＭの記憶容量がｌビット×１０λグワードの場合
には、ＲＯＭの出力はｌワードがｔビット構成であるた
め、与えられたタイミング毎に２個の被制御要素１こし
か制御データを供給することができない。そこで、被制
御要素の数を増設するためには、ＲＯＭを複数個並列に
設ければよいが、そうすると記憶容量が余ってＩ−まい
、効率のよい記憶空間の利用ができないことがある。

そこで、ＲＯＭの制御データを時分割アクセスし、その
記憶空間を有効に利用すれば、効率のよい記憶空間の利
用は得られる。しか［７ながら、その場合でも長大なシ
ーケンス制御を実行しようとするとＲＯＭの記憶容量が
膨大となり、高速制御化の弊害となるばかりか、製造原
価の上昇の原因となる。

本発明のシーケンス制御装置においては、特にＲＯＭの
制御データにおいて同一データが続く所はランレングス
符号化して記憶し、そのランレングス符号化データを基
に同一データの発生時間を制御し、それ（こより比較的
長いシーケンス制御においても比較的小容量のＲＯＭで
達成できるようにするものである。

以下、図面を参照して本発明の詳細な説明する。

第１図は本発明を適用した複写機のシーケンス制御装置
の一構成例を示し、ここで、複写機はドラムモータ／ｌ
、第１高圧電源／２、第１高圧電源／２、給紙クラッチ
／ｌＩ、レジストクラッチＩＮ、光学系モータ／乙、光
源／７および定着器モータ／ｇなどの複数の被制御要素
を有している。シーケンス制御装置は、リードオンリー
メモリ（以下、ＲＯＭと称する）／ｑと、アドレス発生
器、２Ｏとを有し５、上述の被制御要素を予め定めたタ
イミングで順次駆動し、帯電、露光、現像および定着の
プロセスと給紙動作などを制御する。す彦わち、ＲＯＭ
　／９は各タイミングにおける被制御要素のオン／オフ
の制御データを記憶しており、例えばｇビット×１０２
’ｔワードの記憶容量を有Ｌ７、そのにビットの出力線
の各ビット０、〜０８にそハ２ぞれ被制御要素７ノ〜７
ｇを接続する。

（，１）アドレス発生器２０は、ロータリーエンコーダノ／、透
過形フォトセンサーλおよびＶビットのカウンタｎから
なり、ＲＯＭ　／ｑのアドレスを指定する。このアドレ
ス発生器、２０において、ロータリーエンコーダ２／は
、複写機の静電ドラム（図示せず）と同軸上に機械的に
結合しており、その周縁部に所定間隔ごとに設けられて
いる切欠きが、透過形フォトセンサｎに合致すると、そ
れに対向して配置されている光源からの光を一定周期で
透過させるようにｍｌしである。従って、ロータリーエ
ンコーダ、２／の回転にともなって、透過形フォト七ン
サ、２．２が静電ドラムの回転に同期したドラムクロッ
ク信号を発生し、信号線ｊ４（を介してカウンタａ３に
供給する。そのカウンタ、２３は、複写機の制御回路（
図示せず）から信号線君を介して入力される複写開始を
示すリセット信号によりリセットされたのち、透過形フ
ォト七ンザーが供給するドラムクロック信号の計数を開
始し、その計数結果をアドレス信号として出力端子Ｑ。

−Ｑ３から弘ピットの出力信号線２６を介り、てＲＯＭ
　／９の入力端子Ａ。−Ａ５に出力（６）する。

ＲＯＭ　／ｑｉ；ｊ、カウンタ、２３が供給するアドレ
ス信号に従って、被制御要素ｌ／〜／ｇを駆動する制御
データを出力ビット０１〜０８に供給する。従って、い
ま複写機の被制御要素ｌ／〜／ｇの動作が、第２図のタ
イミングチャートのように決まれば、そのドラムクロッ
ク信号の立上りに同期して被制御要素／／〜／ざのオン
／オフ動作のコー　ディングを行い、第３図に示してい
るように、ＲＯＭ　／９のアドレスと格納すべき制御デ
ータを決めるととができる。

次に、第２図のタイミングチャートと第３図のＲＯＭの
制御データとを鯵照して、第１図のシーケンス制御装置
の動作を説明する。

シーケンス制御装置の初期状態においては、ＲＯＭ／デ
の各出力ビットＯ４〜０８は全て”θ″になっており、
被制御要素／／〜／ｇは全て停止している。そこで、コ
ピーボタン（図示せず）を操作して複写動作を開始する
と、複写機の制御回路から信号線ｊにリセット信号が供
給されるため、そのリセット信号の立上に同期してカウ
ンタ３はリセットし、従って出力信号線コロを介してＲ
ＯＭ　ｉｔｙのアドレス″Ｏ″を指定する。ＲＯＭ　／
９のアドレス″Ｏ″ｌこは、第３図に示しているように
、ドラムモータ／／のみを駆動するデータがストアされ
ているから、ＲＯＭ　／９の出力ビット０．のみがｌ”
になり、他の出力ビット０２〜０８はＮＯ”となる。こ
のようにして、ドラムモータ／／が回転を開始すると、
透過形７オトセンサ〃がドラムクロック信号を出力する
。このドラムクロック信号に応じてカウンタνが歩進し
、ＲＯＭ　／９のアドレスを順次指定して行き、第２図
のタイミングチャートに示した一連のシーケンスがＲＯ
Ｍ　／？の出力データによって実行される。そして、Ｒ
ＯＭ　／りのアドレスが／ｊ″になると、ドラムモータ
ｌ／が停止し、ドラムクロック信号モナくなりコピーが
完了する。

上述したように、本実施例によれば、クロック信号に同
期してアドレス発生器が指定したアドレスの制御データ
をＲＯＭから読み出して被制御要素を駆動するので、実
時間性を有しているのみならず、タイミングチャートと
ＲＯＭの制御データのコーディングが、時間とアドレス
を対応づけることにより、完全に一致しているので、コ
ーディングが簡便であり、誤りが少なく、また修正や変
更も容易である信頼性の高いシーケンス制御装置が得ら
れる。従って、また本実施例のシーケンス制御装置は、
（１）仕様決定、０）タイミングチャートの作成、（３
）コーディングおよび０）実機検討という従来より極め
て簡単な手順で実現できる。更に、本実施例は、ＲＯＭ
の制御データを書き換えるだけで、複写機のシーケンス
制御装置のみならず、他の用途の種々のシーケンス制御
装置に適用することができる。

第１図は本発明による複写機のシーケンス制御装置の他
の構成例を示す。なお、第１図と同様な部所１こは同一
符号を付してその詳細な説明を省略する。このシーケン
ス制御装置は、アドレス発生器３１．ＲＯＭ３コおよび
ｔ個のラッチ回路３３〜４１ｏからなり、複写機の露光
、現像および定着のプロセスと紙送りなどの機構とを制
御する。

アドレス発生器３／は、ＲＯＮ　３ｓの下位アドレスＡ
。

（り）〜Ａ５と上位アドレスＡ４〜Ａ６を指定するアドレス信
号を発生する。このアドレス発生器３／において、第１
図示と同様なロータリエンコーダコ／、透過形フォトセ
ンサｎおよび第１カウンタ２３は、ＲＯＭ３．２の下位
アドレスＡ。−Ａ、を指定する弘ビットのアドレス信号
を発生する。また、アドレス発生器３／は、ＲＯＭ　、
、？、２の上位アドレスＡ４〜Ａ６を指定する３ビツト
のアドレス信号を発生するために、発振器り／と第２カ
ウンタ侵を備えている。発振器ｑ／は、ドラムクロック
信号のｔ倍以上（本例ではｔ倍とする）の周波数を有す
るシステムクロック信号を発振し、第一カウンタ侵とラ
ッチ回路３３〜ｙｏのクロック端子ＯＫに供給する。＠
、２カウンタ４／ｊは３ビツトのカウンタであり、シス
テムクロック信号を計数して、ＲＯＷ　３．ｉの上位ア
ドレスＡ４〜Ａ６とラッチ回路３３〜１１．Ｏのアドレ
スＡｎとを指定するアドレス信号を出力する。

ラッチ回路３３〜ｑｏは、アドレッサブルラッチでアリ
、第２カウンタ１７２のアドレス信号でアドレスが指定
され、更に発振器４（／のシステムクロック信（ｌＯ）号ｔこ同期して、ＲＯＭＪ、１２の制御出力データ０１
〜０８を入力端子りを介してそれぞ°れラッチする。ま
た、ラッチ回路３３〜ｔＩｏは、それぞれｇビットの出
力端子ＱＡ−ＱＨを有している。従って、ラッチ回路３
Ｊ〜ｑｏが制御する被制御要素の総数は、！’ｘ、！’
＝ａ４７個となり、発振器４’／のシステムクロック信
号で与えられたタイミング毎に制御信号０１Ａ〜Ｑｉｕ
　、　（ただし、＋＝／、、２，３．・・・、ｒ）を被
制御要素に供給することができる。

ＲＯＭ　Ｊ、２は１図示のごとく、アドレスＡ。−Ａ６
が７ビツトであシ、制御出力データ０．〜０８がｒビッ
トであるから、ｒビットＸ　／、２１ワードの記憶容量
を有しているが、後述のような時分割アクセスによって
制御データを読み出すことにより６クビツトＸ／６ワー
ドのＲＯＭとして機能する。このＲＯＭ　３２のアドレ
スマツプは、１１ｇ５図に示すように、／ワードが！ビ
ットの制御データＯ４〜０８であり、がつ／６ワードご
とにｌブロックとした１個のクロックＡ−Ｈからなシ、
形式的には！ビット×ｌλｒワードの構成となっている
。ただし、この図示のアドレスマツプにおいては、／６
進表示によってアドレスを表示している。

次に、第グ図のシーケンス制御装置の動作を、第！図の
アドレスマツプを参照して説明する。

シーケンス制御装置は、初期状態においてＲＯＭ３ユの
出力Ｏ４〜０８が全てＯ”になっており、ラッチ回路３
３〜ＩＩＯにはＯ“がラッチされているので、Ａ４／個
の被制御要素は全て停止している。そして、複写開始ボ
タン（不図示）が押されると、複写機の制御回路から信
号線ｊを介して供給されるリセット信号を第１カウンタ
ー３が受信し５、その出力端子Ｑ。−Ｑ３にＲＯＭ　Ｊ
、２の下位アドレスＡ。−Ａ５を指定するアドレス信号
”（θ）、６′を出力する。

このトキ発搗器４ｔ／が第λカウンタＩ／、２１こシス
テムクロック信号を供給するため、第１カウンタｔ１．
２はＲＯＭ　＋２の上位アドレスＡ４〜Ａ６を指定する
アドレス信号を出力する。

既述したように、システムクロック信号は、ドラムクロ
ック信号のＣ倍の周波数を有していると設定しているの
で、静電ドラム（不図示）の回転にともなって最初のド
ラムクロック信号が信号線コグを介して第１カウンタ、
２３に入力されるまでに、ＲＯＭ　ＪＬ２の上位アドレ
スＡ４〜Ａ６を指定するアドレス信号は”（ｏ）、６”
から″（７）、、　”まで変化する。

すなわち、アドレスマツプ上では、第２図から明らかな
ように、ブロックＡ、Ｂ、Ｏ，・、Ｈが順次指定される
。その間、ＲＯＭ　３２の下位アドレスＡ。

〜Ａ３を指定するアドレス信号は″（θ）１６′のまま
であるから、アドレスＡ。−Ａ６を指定するアドレス信
号は、＋ｖ　（ｏｏ　）、６Ｍ、″（１０）、”（コＯ
）＋６”Ｔ６、　”　（７０）、６”となり、それぞれのアドレスに
応じてＲＯＭ　Ｊ、２はｌワードｒビットの制ｒＭｌデ
ータ０１〜０８を出力する。これと同時に、第２カウン
タｔＩ−，２がラッチ回路３３〜ｔＩθのアドレス入力
端子Ａｎにそれぞれアドレス信号を供給し、発信器ｌ／
がラッチ回路３３〜グθのクロック入力端子ＯＫにシス
テムクロック信号を供給するから、ラッチ回路３３〜１
１０は、それぞれ入力端子りを介してＲＯＭ　、？−の
制御出力データＯ４〜０８を時分割で読み込むことがで
きる。

次いで、静電ドラムが回転を始め、ロータリエ（／３）ンコーダ、２／の切欠部を通過した光を透過形ノ、ｔｒ
七ンサ、２−が検出してドラムクロック信号を発生１〜
、そのドラムクロック信号を信号線、２すを介して第１
カウンタ２３が受信すると、第１カウンタノ、７は計数
値（カウント値）を＋”ｌ”歩進（インクリメント）す
る。そのため、ｇ／カウンタｎの出力端子Ｑｏ−Ｑｇに
生ずるアドレス信号は゛”＋６°′となυ、ＲＯＭＪ−
の下位アドレスＡ。−Ａ、を指定する。

その際第２カウンタｔＩ２は、次のドラムクロック信号
を第１カウンタユ３が受信するまで、システムクロック
信号を計数して”（Ｏ）１６“′から゛（７）、６！１
を順次出力し、ＲＯＭ　、ｔｊの上位アドレスＡ、　−
Ａ６を指定する。従って、この期間中にＲＯＭ　３２の
アドレスＡ。〜Ａ６としては、”　（ｏ／）、６”、”
　（／／）、６′′。

・・・　ｎ　（７／　）、、　ｎが指定され、ＲＯＭ　
３コは指定されたそのアドレスの制御データを順次出力
する。これと同期して、上述した様に、ラッチ回路３３
〜ｔＩｏのアドレス指定とラッチ制御が行なわハるので
、ＲＯＭ３コの制御出力データＯ４〜０８は、システム
クロック信号に応じて各ラッチ回路３３〜ｔｉｏにそれ
ぞれ時（／Ｖ）分割で分配される。

以下同様にして、ドラムクロック信号に同期した／６の
タイミングで、ＲＯＭ　ＪＪは全ての制御データを読み
出し、ラッチ回路３３〜３ケは、その各タイミングでＲ
ＯＭ　Ｊ２の制御出力データをシステムクロック信号番
こ同期し、てそれぞれ読み込むことができる。

次いで、ラッチ回路３３〜ｌＩ０は、その制御出力デー
タＯ’Ｂ、（ただし、ｉ＝’　＋　’　＋　−＋　’、
ｊ”Ａ＋Ｂ、・・・、Ｈ）、を被制御要素にそれぞれ供
給する。

従って、このシーケンス制御装置は、ｌ乙のタイミング
で、Ａ’１個の被制御要素を、それぞれＲＯＭ　３：１
の制御データにもとづいて制御することができる。

ここで、ＲＯＭ　３２はｒビットＸ　ｔｘｔワードの記
憶容量であるにもかかわらず、上述のような時分割アク
セスを行うことによって、６ダビツトＸ／４ワードのＲ
ＯＭとして機能することができる。そのため、本実施例
によれば、ＲＯＭのｌワードあたりのビット数に制限を
受けずに、被制御要素の数を増設し得るので、ＲＯＭの
記憶空間を効率よく使用することができる。また、タイ
ミングチャートとＲＯＭの制御データが対応するので、
第７図の前実施例と同様な効果も得る仁とができる。

第６図は本発明による複写機のシーケンス制御装置の更
に他の構成例を示す。なお、第弘図の前実施例と共通の
部所には同一符号を付し、その詳細な説明は省略する。

このシーケンス制御装置は。

アドレス発生器３１、イネーブル信号発生器！ｔ／　、
ＲＯＭ３．２およびｔ個のラッチ回路３３〜卯を有し、
同一の制御データを連続して発生する比較的長いシーケ
ンス制御に適する。

イネーブル信号発生器３／は、第３カウンタｊ、２およ
びマグニチュードコンパレータ３３とを有し、アドレス
発生器３１の第１カウンタｎの計数（カウント）を許可
するイネーブル信号を発生する。その第３カウンタ＆Ｊ
は信号線！夕を介して供給されるロード信号に応じてそ
の内容をリセットした後、信号線おを介し、て供給され
るドラムクロック信号のパルス数を計数して、その計数
結果である符号なしのコ進数値Ｂを出力端子Ｑｎがら信
号線３７を介してマグニチュードコンパレータ３３に供
給する。

マグニチュードコンパレータｓ３はその供給された符号
なし２進数値Ｂと、ラッチ回路ｊＪ　−１１０の各出力
端子ＱＨから信号線３ｔを介して供給されるランレング
スデータ、すなわち同一制御データを連続して発生する
時間を示す符号なし２進数値Ａとを比較し、両者Ａおよ
びＢの値が等しい時にのみ、信号線３ｊを介して第１カ
ウンタ３にその計数を許可するイネーブル信号を供給す
る。第１カウンタ、２Ｊはそのイネーブル信号の受信の
タイミングでドラムクロック信号の歩道を行い、そのタ
イミング時以外では歩進を中止する。また、同時にイネ
ーブル信号は破線で示す分岐信号線３ｑを介して第３カ
ウンタ５コのクリア端子ＯＬにも供給され、その計数内
容をクリアする。

あらかじめ、′ＲＯＭ３２のＡ−Ｇ領域（第５図参照）
には、ラッチ回路３３〜４１（７の出力制御線０１Ａ−
０１０（ただし、ｉ＝／、コ、３・・・ｔ）−の出力値
番こ相当する被制御要素駆動データ（制御データ）が記
憶され、また残りのＨ領域（第５図参照）には、各アド
レスの制御データが連続して続く時間に相当（／７）するランレングスデータが／組ｒビット構成の符号なし
２進数で記憶される。なお、上述のＲＯＭ　３−の他に
、信号線２Ａと接続する第、２　ＲＯＭを別に設け、ラ
ンレングスデータをその第Ｊ　ＲＯＭの方に記憶するよ
うｔこしてもよい。

次に、第６図のシーケンス制御装置の動作を第１図も参
照して説明する。

＠ｌカウンタ刀がリセット信号の受信に応じて最初のア
ドレス信号を送出した時点から、ドラムクロック数にし
てｌＩ５クロックパルスの期間において、ラッチ回路３
ｔＩの制御線０２Ａの出力だけを７・イレベルＨに保ち
、他の制御線の出力はローレベルＬに保つ場合を想定す
ると、その場合はあらかじめＲＯＭ　ＪＪのアドレス＋
１　（ｏｏ　）　、６９１にはコ進データ（０００００
０１０）２を、アドレスｌ′（７０）１１には２進デー
タ（ｏｏｔｏｔｔｏ／）２＝　（耐）、。を、またアド
レス１′（ｌＯ）、６″″（，２０）”、”（３θ）　
、”（ａｏ）”、”（ｊＯ）、６”＋６　　　　　　　
　　　　　　１６　　　　　　　　　　　　　　１６お
よびＯｏ）、６”には全てコ進データ（０００００００
０）２を書き込む。そのため、第１カウンタユ、？が下
位アドレスを指示する最初のアドレス信号″ｌ　（ｏ）
、６Ｐ＋（／１　）を送出し、第１カウンタ１１．２が上位アドレス信号を
送出すると、ＲＯＭ　３コのアドレス”　（００）、６
”、　”（１０）、６”。

”　（２０”）　　＋　”　Ｏ’）１６　”　＋・・・
″（７θ）１６″が順次選６択され、そのアドレスに書き込まれた上述の２進データ
がラッチ回路、？３〜グθの入力端子り匿供給される。

これと同時に、第１カウンタ３コのアドレス信号がラッ
チ回路３３〜りのアドレス入力端子Ａｎに供給され発振
器夕／のシステムクロック信号がラッチ回路３３〜ｑＯ
のクロック入力端子ＧＫに供給されるから、ラッチ回路
３３〜ｑｏにはそれぞれ入力端子りを介してＲＯＭ　３
．２の制御出力データ０１〜０８がアドレス信号とシス
テムクロック信号に同期して時分割に読み込まわる。

すなわち、ＲＯＭ　Ｊ、２のアドレスＮ　（ｏｏ　Ｓ、
　、、　′が選択されると、そのアドレスに記憶さ？ま
た２進データ（ｏｏｏｏｏｏｉｏ）、がラッチ回路Ｊ、
？−’７０の入力端子りに供給される。このときの制御
出力データは０２のみ、が”／”で他はθ″であるから
（第５図参照）、時分割で読み込まねた結果、制御線０
４Ａ−０６Ａの内で０２Ａの出力だけがハイレベルＨと
なり、他はローレベルＬとなる。次いで、ＲＯＭ　ａ、
：ｌのアドレスＮ　（ｔ　ｏ　）、６ｎ〜″（６０）、
６”が順次選択され、データが時分割で各ラッチ回路３
３〜ｙｏに読み込まれるが、それらのアドレスには全て
零であるλ進データ（ｏｏｏｏｏｏｏθ）２が書き込１
れているので対応する制御線の全てはローレベルＬとな
る。その結果、お本の出力側Ｎ紳Ｏ１Ａ〜０．。の内で
制御線０２Ａの出力のみがハイレベルＨとなる。

続いて、ＲＯＭ　、？、２のアト１／スＩ＋　（７ｏ　
）、６Ｍが選択されると、そのアドレスに記憶さねた一
進データ（００１０／１０／　）２がラッチ回路３３〜
ｑｏに読み込まれ、信号線Ｓ６を介し２て送出される。

その際、信号線混にｒ本の出力制御線０１Ｈ〜０８Ｈが
１個のデータとして出力され、ａＳクロックパルスに相
当する２進データ（００１０／１０／）２がマグニチュ
ードコンパレータＳ３の入力端子Ａに供給される。一方
、第３カウンタｌはリセット信号の発生とほぼ同時に発
生するロード信号によりその内容を（００００００００
）２にクリアした後、ロータリエンコーダ、２／から供
給されるドラムクロック信号を計数して、その計数結果
である符号なしＪ進数Ｂをマグニチュードコンパレータ
Ｓ３の入力端子Ｂに供給する。コンパレータ３３は入力
端子Ａに供給された一進データとし入力端子Ｂに供給さ
れた一進データとを比較し、両データの値が一致したと
きにのみイネーブル信号をハイレベルＨにする。従って
、第３カウンタ３３がドラムクロック信号を４１Ｓクロ
ックパルス分計数して、その計数値ＢがデータＡの（０
０１０／１０／　）２に等しくなるまでは第１カウンタ
３は歩進せず、出力制御線０２Ａのみがノ・イレベルＨ
である制御出力状態が保たれる。

次に、ランレングスデータＡの（００１０／ｌＯｔ　’
）２とドラムクロック計数値Ｂとが等しくなると、イネ
ーブル信号がハイレベルＨとなるから、第１カウンタ３
はそのイネーブル信号の受信に応じて計数許可となり、
ドラムクロック信号に応じて十″／”歩進する。同時に
、イネーブル信号６／により＠３カウンタ３コの内容が
インクリメントされ、次の制御状態に移る。ここで、ｌ
バイトｔビットとすると、これまでの制御に要したＲＯ
Ｍ　、？ｊの記憶領域は（コ／）！バイトとなるが、これと同様なシーケンス制御を第４
図で示した前実施例の方式で実行すると、ｉｓ　ｘ　ｒ
バイト−３ｔＯバイトが必要となる。また、ＲＯＭ　３
２のアドレス”　（ｒ７）＋６”にあらかじめ（／／／
／／／／／）２のランレングスデータを記憶すれば、次
の制御段階における出力制御状態をドラムクロックにし
てコオハルス分連続させることができる。同様に、出力
制御線０１Ａ〜０を。から出力する制御データはＦＥＭ
８２のアドレス″（７λ）＋６’、プ（７３）　ｌ　４
・・・・・・Ｉ＋　（７Ｆ　）　＋　６１＋にあらかじ
め記憶したランレングスデータに応じて連続出力するこ
とができる。

このように、本実施例では同一の制御データが続く時に
、その連続時間を示すランレングス時間を符号化してＲ
ＯＭにあらかじめ記憶し、その記憶したランレングスデ
ータに基づいてシーケンス制御を行っているのでＲＯＭ
の記憶容量を大幅に少なくすることができる。よって、
本実施例は特に同一制御データの出力が続き、比軟的長
いシーケンス制御に対して好適である。更に本実施例で
は、第３カウンタ３−のクリアをイネーブル信号に同期
（２２）に行うようにしているため、そのカウンタｔλは制御出
力の変化点から変化点までのドラムクロック数を計数す
ることになるから、カウンタ！コが！ビット構成であっ
てもドラムクロック数で、２り６　　を越えるシーケン
ス制御が可能となる利点がある。

また、第を図において第１カウンタグ２のアドレスＨｔ
ｏをＲＯＭ　Ｊ２の下位アドレス端子ＡＯ〜Ａ２に接続
し、第１カウンタｎのアドレス線ぶをＲＯＭ　３２の上
位アドレス端子Ａ３〜Ａ６に接続すると、第７図のアド
レスマツプで示すように、ＲＯＭ７．２のアドレス配置
はきわめて合理的となる。すなわち、この場合はｌバイ
トが７組になってランレングス指示を構成することにな
り、プログラム設計が容易となる。つまり、７組ｌバイ
ト毎に初めの７バイトまでは、出力信号線の出力状態を
ビット対応で書き込み、！バイト目にはその状態が続く
長さを符号なしコ進符号で書き込めば良いからである。

勿論、ランレングス符号をＲＯＭ　、Ｌ２と同一のメモ
リ空間に割り付けなくても、第２　ＲＯＭ　（図示せず
）を用いてそれに割り付けるようにしてもよい。このよ
うに第コＲＯＭにランレングス符号を書き込む場合は、
第コＲＯＭのアドレス線を上述のアドレス線２乙に接続
［−１、そのデータ線をマグニチュードコンパレータｊ
３のへ入力端子に接続して出力データを直接コンパレー
タ、１ｔＪｌこ印加することができる。

なお、第１図・〜第６図までの各実施例における第１カ
ウンタ、２３としてはプリセット機能付きのものを用い
てもよい。このプリセットとしては例えばマイクロコン
ピュータ（不図示）を用いるのが好適であり、こねによ
り第２図で示すようなタイミングチャートの途中から制
御動作を開始させることができる。また、その場合はそ
のマイクロコンピュータは通常のシーケンス制御から完
全忙解放されているので、より高度な制御に専念するこ
とができる。この様に、上述の各実施例において条件判
断等の例外的シーケンス制御にはマイクロコンピュータ
を想定しているのであるが、更に本発明の用途は単に複
写機のシーケンス制御の様にゆっくりしたシーケンス制
御ばかりでなく、後述のようにＬＳＩテスタの様な超高
速のシーケンス制御にも適用することができる。この場
合のマイクロコンピュータとしてはビットスライス形の
マイクｔｆｆ　フロセッザを用いることができる。

第１図は、本発明を適用り、たＬＳＩテスタの構成例を
示す。第ｑ図と共通箇所には同一符号を付してその詳細
な説明は省略する。ここで、７／はアドレサプルラッチ
回路３３〜＜１０から入力条件データ（テスト入力デー
タ）が供給されろ被測定ＬＳＩ　（大規模集積回路）、
７．２は被測定ＬＳＩ？／の応答結果をラッチする入力
レジスタ、７３け入力レジスタクコの出力データに基づ
きデータバス７すを介１７て出力レジスタ７左の制御等
を行う論理演算ユニット（ＡＬＵ）である。ＬＳＩ？／
は前実施例の被制御要素に和尚し、ＡＬＩＪ　？Ｊは例
えばビットスライス形マイクロプロセッサからなる。出
力レジスタフよけＬＳＩ　７／の入力条件設定データが
読み出されるＲＯＭ　、？、２の下位アドレスＡ。−Ａ
５を指示するアドレス制御を行う。このように、ＡＬＵ
　７．３は通常のシーケンス制御から解放（評）されるので、相対アドレス以外は／バイト命令で実行で
き、それにより高速のデータ制御が可能となり、本発明
シーケンス制御回路３．２〜＋ｊと組み合せて高速のＬ
ＳＩテスタを構成できる。

７６は読出し専用メモリで構成されるプログラムメモリ
であり、レジスタ制御ビット領域Ｒ、メモリ制御ビット
領域Ｍ、データビット領域りおよびコマンドビット領域
Ｃからなる。領域Ｒは入力レジスタ７．２をアクセスす
る領域であり、領域Ｍはランダムアクセスメモリ（ＲＡ
Ｍ　）７？と、フ゛ログラムカウンタ（ＰＣ）７ｇ、お
よび出力レジスタ７５等のアドレス設定をする領域であ
り、領域りはＡＬＵ　７３にデータ（期待出力データ）
を供給する領域である。

また、領域ＣはＡＬＵ　’１３の動作モードを制御する
領域であり、ＡＬＵ　７ｊのどの機能を使うかを指示す
るビットが記憶される。プログラムメモリ７６はｌ命令
がｌバイトから構成されているので、通常の場合は／命
令実行毎に１回インクリメントされる。

ｆ、＝　タし、コマンドビットＣ）がジャンプ命令の時
には絶対アドレスに対してメモリ制御ビット（社）の値
（３）を直接フェッチし、相対アドレスに対してＰＯ７ｔの現
在値を加算または減算してフェッチする。

ＲＡＭ　７７はプログラムメモリ７６のレジスタ制御ビ
ット＠によってチップセレクトされ、グログラムメモリ
７６のメモリ制御ビット（社）によってセルセレクトさ
れる。また、ＲＡＭ　７７はムＬＵ　７３の図示しない
リードライト線（ル僧）にょシモード切換されて、デー
タバス？ｌＩ上に送出された入力データを読み込むか、
または記憶したデータをデータバス７１に出力する。Ｐ
ＯＶ＃はプログラムメモリ７６のアドレスを制御する。

７ｑはプログラムメモリ７４のインデックス命令に用い
るインデックスレジスタである。

ここで、インデックスレジスタ７９からの信号１こよ！
７　ＲＡＭ　７７をアクセスする場合をインデックスア
ドレスとし、プログラムメモリクロのメモリ制御ビット
領域ｙからの信号によｆｉ　ＲＡＭ　７７をアクセスす
る場合をダイレクトアドレスとする。

ざＯはＡＬＵ　７．？の種々の演算のためのスクラッチ
パッドメモリとして用いるレジスタであシ、論理演算に
必要なデータはこのレジスタにＯに書き込んで処理する
。ｇ／は外部機器（不図示）とのデータの受は渡しを行
う入出力レジスタであり、例えば入出力デバイスのアド
レス指示やデータの送受信を行う。その外部機器として
は、ビデオキーボード、ラインプリンタなどがあり、テ
ストプログラムの入力やテスト結果の出力などに用いる
。

次に、第を図のＬＳＩテスタの動作を説明する。

まず、テスト開始とともに発振器（Ｏ２０）’＜＜／の
出力を計数するカウンタ侵の出力端子ｑからアドレス信
号が送出され、その信号によりＲＯＭ　Ｊ、２の上位ア
ドレスＡ４〜Ａ６が指定され、また出力レジスタ？！ｒ
から送出さねたアドレス信号によってＲＯＭ　３ａの下
位アドレスＡ。−Ａ５が指定される。指定されたＲＯＭ
　、７コのアドレスＡ。−Ａ６のデータが、その出力端
子０．〜０８からラッチ回路３３〜ｑｏの該当アドレス
１こ順次送出される。こねにより、ラッチ回路３３〜ｐ
ｏの出力端子ＱＡ−ＱＨから出力制御紗ＯｉＡ〜０ｉ）
Ｉ（但し、ｉ＝／−ｒ）を介して入力テストデータ、す
なわちＲＯＭ３λに書き込ｔねた入力条件に当るテスト
パターンデータが被測定ＬＳＩ　７／の入力端子Ｉｏ〜
工。３に供給され、その応答結果が検出出力として出力
端子０゜〜０．ｏから送出する。ここで、例えば、電卓
用ＬＳＩを被測定ＬＳＩ？／とじて本装置を電卓用ＬＳ
Ｉチェッカとして用いる場合は、上述の入力端子Ｉ。〜
工２５が電卓のテンキーの入力端子に和尚し、出力端子
０゜〜０１ｏが液晶ドライブ出力端子に相当する。

被測定ＬＳＩ７／からの検出出力はプログラムメモリ７
６のレジスタ制御ビットＲによりアクセスされて、ＡＩ
ＩＵ　７３に供給される。ＡＩＩＵ　７Ｊは供給された
検出出力に基づき各種のキー人力状態に対する出力値を
測定し、−すれがプログラムメモリ７Ａから供給された
データビットの）に基づき予じめ計算ｌ、て求めておい
た良品の場合の正確な出力値と比較して、両者が一致し
ているか否を確認し、被測定ＬＳＩ　？／が良品である
か不良品であるかを判定する。その判定結果を入出力レ
ジスタｌ／を介して外部機器に送出し、デスプレイ表示
またはプリントアウトを行う。次のテストに移るときは
、ＡＬＵ　７Ｊから出力レジスタ７Ｓに指示信号が出力
され、ζねに基づき（，２ｇ）出力レジスタ７３から新たなアドレス指示がＲＯＭ　、
、？Ｊ１こ対して行われ、そねにより被測定ＬＳＩ？／
は新たな入力条件を与えら幻る。その際、ラッチ回路３
３〜ｔｉｏは出力レジスタフ３からの出力にもとづきＲ
ＯＭ３λの中番こ書かねている内容をラッチするだけで
あるから、極めて高速となる。例えば、ラッチ回路３３
〜ｔｉｏヲそれぞれマイクロコンピュータの出力ボート
に割り尚てて、ソフトウェアにより出力値をセットする
従来の場合に比較して少くとも１０倍以上の高速動作が
可能である。

このように、本実施例では、従来のようなタイマ制御に
よる複雑なソフトウェアを必要としたシーケンス制御装
置に比較して、タイミングチャートが与えられれば、そ
れを直接ＲＯＭに書き込むだけでシーケンス制御が実現
できるので、開発手間が大幅に軽減されるばかりでなく
、ビットスライスプロセッサとの組合せによりＩＣテス
タ等の高速のシーケンス制御が実現できる効果が得られ
る。

以上説明したように、本発明によればアドレサブルラッ
チ回路から連続して出力する同一制御デ（コ９） −夕の出力時間をランレングス符号化してＲＯＭにあら
かじめ記憶し、そのランレングス符号化データを基に対
応する制御データの出力時間を制御するよう１こ（７て
いるため、比較的小規模容量のＲＯＭを用いて長大なシ
ーケンス制御を行うことができる。

【図面の簡単な説明】

第１図は本発明シーケンス制御装置の基本構成例を示す
ブロック図、第２図は第１図の制御信号の出力波形の一
例を示すタイミングチャート、第３図は第２図の制御出
力を実現するためのＲＯＭのアドレスとデータの関係を
示すメモリアロケーション図、第Ｖ図は本発明シルケン
ス制御装置の他の構成例を示すブロック図、第５図は第
Ｖ図のＲＯＭのアドレスマツプの一例を示す説明図、第
を図は本発明シーケンス制御装置の更に他の構成例を示
すブロック図、［７図は第６図のＲＯＭのアドレスマツ
プの一例を示す説明図、第１図は本発明を適用したＬＳ
Ｉテスタの構成例を示すブロック図である。／ｌ・・・ドラムモータ、　　１／−・・・第１高圧電
源、１３・・・第２高圧電源、　　／４（・・・給紙ク
ラッチ、／Ｓ・レジストクラッチ、１６・・・光学系モ
ータ５／７・・・光源、／１・・・定着器モータ。ｌ？・・・リードオンリーメモリ（ＲＯＭ　）１．７０
・・・アドレス発生器、　コ、／・・・ロータリーエン
コーダ、ｎ・・・透過形フォトセンサ５．２３・・・カウンタ（第１カウンタ）、２４ｔ・・・
信号線、　　　　　Ｊ・・・信号線、２６・・・出力信
号線、　　　３／・アドレス発生器。３コ・・・リードオンリーメモリ（ＲＯＭ　）、３３〜
功・・・アドレサプルラッチ回路、ｌ／−／・・・発振
器（Ｏ２０）、　４（コ　第１カウンタ、！／・・・イ
ネーブル信号発生器、３ユ・・・第３カウンタ、３３　　マグニチュードコンパレータ、より〜Ｈ・・・
信号線、　　　　６０・・・アドレス線、７／・・・被
測定ＬＳＩ　（被制御１！素）、７＋２・・・入力レジ
スタ、７３・・・論理演算ユニツ）　（ＡＬＵ　）、７１・・
・データバス、７Ｇ・出力レジスタ、７６・・・プログ
ラムメモリ、７７−・ランダムアク七スメモリ（ＲＡＭ　）、７ｇ・
・プログラムカウンタ（ＰＩ３　）、７ｑ・・・インデ
ックスレジスタ、ざＯ・・レジスタ、　　　　ｔ／・入出力レジスタ。特許出願人　キャノン株式会社（３コ）

Claims

【特許請求の範囲】

複数の被制御要素の制御データと咳制御データの出力時
間を指示するランレングスデータとを貯えるリードオン
リメモリと、該リードオンリメモリの上位アドレスと下
位アドレスをそれぞれ異なる周期で指示するアドレス信
号を発生することにより前記リードオンリメモリの制御
データを時分割アクセスするアドレス発生器と、前記リ
ードオンリメモリから読み出された前記制御データを所
定の時間にラッチするラッチ回路と、前記制御データに
対応して読み出された前記ランレングスデ〜りの指示す
る時間に前記アドレス発生器の歩進を許可する信号を発
生するイネーブル信号発生器とを有することを特徴とす
るジ−タンス制御装置。