JPS58214910A

JPS58214910A - シ−ケンス制御装置

Info

Publication number: JPS58214910A
Application number: JP9689282A
Authority: JP
Inventors: Yoshikazu Yokomizo; 良和横溝
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1982-06-08
Filing date: 1982-06-08
Publication date: 1983-12-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】イミングで順次動作させ、所定の機能ン実行させるクー
ケンス制御装置に関するものである。

従来のシーケンス制御装置は、論理ゲート，レジスタお
よびプリンプフロンプなどの７１−ドウエアロジックか
らなる専用シーケンス制御装置と、中央処理装置（　Ｃ
ＰＵ　）　、入出力装置（　Ｉｌｏ　）およびメモリか
らなり、ソフトウェアによって制御プログラムがきまる
汎用シーケンス制御装置がある。このうち、専用シーケ
ンス制御装置は、一般にハードウェアの変更が容易に行
えないことから。

システムとしての柔軟性や拡張性が欠如している。

また、最近のＬＳＩ技術の発達により、きわめて安価な
ＣＰＵが得られるようになったことから、コンピュータ
による汎用シーケンス制御装置が広く実用に供されてい
る。しかしながら、この汎用シーケンス制御装置は、ス
トアードプロダラムによるシーケンス制御であるため、
システムの柔軟性や拡張性はあるものの、実時間性に欠
ける傾向があり、特に多数のＸ１０Ｗ備えたシステムに
おいては、実時間マルチタスクプログラムの設計が容易
ではない。ところで、コンピュータによる汎用シーケン
ス制御装置のソフトウェアの設計は、一般に、（１）仕
様決定、（２）タイミングチャートの作成。

（５）フローチャートの作成、（４）コーディング、（
５）デバグ、および（６）実桟検討という複雑な過程乞
経て行われている。

本発明の目的は、上述した従来技術の欠点ケ除去するた
めに、リードオンリメモリ、アドレス発生器、ラッチ回
路およびマイクロコンピユータを用い、高速性に加えて
、柔軟性や拡張性に冨むシステム構成ができるよつなＩ
Ｃテスタの如き超高速制御にも好適なシーケンス制御装
置を提供することにある。

複数の被制御要素を予め定めたタイミングで順次駆動す
る制御データＹ　ＩＪ−ドオンリメモリ（以下ＲＯＭと
称する）に貯え、アドレス発生器で指定したアドレスに
あるＲＯＭの制御データビ読み出すよ５に構成したシー
ケンス制御装置は、ＲＯＭの制御データを変更するだけ
で全く異なった用途のシーケンス制御装置となり、汎用
性を備えており、しかもＣＰＵによる演算処理を要しな
いので、実時間性の要求ン満足することができる。しか
しながら、このようなシーケンス制御装置は、一般に制
御可能な被制御要素の数がＲＯＭに貯えて（・る制御デ
ータのｌワードあたりのピント数に裏って制限されてし
まう。例えば、ＲＯＭの記憶容量が！ビン）　Ｘ　１０
２ψワードの場合には、　ＲＯＭの出力はｌワードがｌ
ピント構成であるため、与えられたタイミング毎に、を
個の被制御要素にしか制御データケ供給することができ
ない。そこで、被制御要素の数を増設するためには、Ｒ
ＯＭχ複数個並列に設ければよいが、そうすると記憶容
量が余ってしまい、効率のよい記憶空間の利用ができな
いことがある。そこで、ＲＯＭの制御データを時分割ア
クセスし、その記憶空間ン有効に利用すれば、効率のよ
い記憶空間の利用が得られる。しかしながら、タイミン
グチャートの途中から自由に制御動作を開始させること
はできない。

本発明のシーケンス制御装置においては、ピントスライ
スプロセンサの如キマイクロコンピュータ乞用いてプリ
セクト機能を与え、条件判断等を含むＬＳＩテスタ等に
適用した場合にも、超高速なシーケンス制御が行い得る
ようにするものである。

以下、図面乞参照して本発明の詳細な説明する。

第１図は本発明ケ適用した複写機のシーケンス制御装置
の一構成例乞示し、ここで、複写機はドラムモータ／／
、第１高圧を源／２、第２高圧電源／３、給紙フランチ
ｌり、レジストフランチ１５、光学系モータ／６．光源
／７および定Ｎ器モータ／ｇなどの複数の被制御要繁ケ
有している。シーケンス制御１装置は、リードオンリメ
モリ（以下、ＲＯＭと称する〕１９と、アドレス発生器
〃と欠有し、上述の被制御要素を予め定めたタイミング
で順次駆動し、帯電、露光、現像および定着のプロセス
と給紙動作など’ｆ　ｌｌ１ｌＪ　御する。すなわち、
ＲＯＭ　／９は各タイミングにおける被制御要素のオン
／オフの制御データを記憶しており、例えばにビットＸ
／（７，２弘ワードの記憶容ｊｌケ有し、そのｔピント
の出力線の各ピント０、〜０．にそれぞれ被制御要素Ｌ
／　−／に７接続する。

アドレス発生器〃は、ロータリーエンコータ〃、透過形
フォトセンサｎおよび弘ピントのカウンタＢからｒｆす
、ＲＯＭ／ｑのアドレスを指定する。このアドレス発生
器）Ｏにおいて、ロータリーエンコーダ１は、複写機の
静電ドラム（図示せず〕と同軸上に機械的に結合してお
り、その周縁部に所定間隔ごとに設けられている切欠ぎ
が、透過形７オトセンサ〃に合致すると、それに対向し
て配置されている光源からの光ケ一定周期で透過させろ
ように構成しである。従って、ロータリーエンコーダＩ
の回転にともなって、透過形フォトセンサ〃が静電ドラ
ムの回転に同期したドラムクロンク信号乞発生し、信号
１ｊｌ　２４１　Ｙ：介してカウンタｎに供給する。そ
のカウンタ３は、複写機の制御回路（図示せず）から信
号線Ｂを介して入力される複写開始χ示すリセント信号
にエリリセントされたのち、透過形フォトセンサｎが供
給するドラムクロンク信号の計数乞開始し、その計数結
果χアドレス信号として出力端子Ｑｏ　”　Ｑｓからφ
ピントの出力信号線Ｍ　’ｆ介して、ＲＯＭ／ｑの入力
端子Ａｏ〜Ａ３に出力する。

ＲＯＭ　／９は、カウンク刀が供給するアドレス信号に
従って、被制御要素／／　−／Ｋ　％駆動する制御デー
タ乞出力ビットＯＩ〜０．に供給する。従って、いま複
写機の被制御要素／ｌ〜７ｇの動作が、第２図のタイミ
ングチャートのように決まれば、そのドラムクロック信
号の立上りに同期して、被制御要素／／〜／ｌのオン／
オフ動作のコーディングを行い、第３図に示しているよ
うに、ＲＯＭ／９のアドレスと格納すべき制御データを
決めることができる。

次に、第２図のタイミングチャートとｍ３図のＲＯＭの
制御データとｔ参照して、第１図の７−ケンス制御装置
の動作乞説明する。

シーケンス制御装置の初期状態においては。

ＲＯＭ　／ワの各出力ピント０１〜Ｏｓは全で１Ｑ″に
なっており、被制御要素／／〜ｌには全て停止している
。

そこで、コピーボタン（図示せず）を操作して複写動作
を開始すると、複写機の制御回路から信号線ぶにリセフ
ト信号が供給されるため、そのリセフト信号の立上りに
同期してカウンタｎはリセフトし、従って、出力信号ｉ
２Ａ’Ｙ介してＲＯＭ　／９のアドレス１０”を指定す
る。ＲＯＭ　／９のアドレス”０”には、第３図に示し
ているように、ドラムモータ／／のみｔ駆動するデータ
がストアされているから、ＲＯＭ　／？の出力ピント０
１のみが／″になり、他の出力ピント０２へＯ８は０”
となる。このようにしてドラムモータ／ｌが回転乞開始
すると、透過形フォトセンサ〃がドラムクロック信号乞
出力する。

このドラムクロック信号に応じてカウンタｎが歩進じ、
ＦＬＯＭ　／ワのアドレスＸ順次指定して行き、第２図
のタイミングチャートに示した一連のシーケンスがＲＯ
Ｍ　／？の出力データによって実行される。

そして、ＲＯＭ／？のアドレスがＩｓ″になると、ドラ
ムモータ／／が停止し、ドラムクロック信号もなくなり
コピーが完了する。

上述したように、本実施例によれば、クロンク信号に同
期してアドレス発生器が指定したアドレスの制御データ
ｉ　ＲＯＭから読み出して被制御要素を駆動するので、
実時間性乞有しているのみならス、タイミングチャート
とＲＯＭの制御データのコーディングが、時間とアドレ
スを対応づけることにより、完全に一致しているので、
コーディングが簡便であり、誤りが少なく、また修正や
変更も容易である。信頼性の高いシーケンス制御装置が
得られる。従って、また本実施例のシーケンス制御装置
は、（１〕仕様決定、　（２）タイミングチャートの作
成、　（５）コーディング、および（４）実機検討とい
う従来より極めて簡単な手順で実現できる。更に、本実
施例は、　ＲＯＭの制御データ７書き換えるだけで、複
写機のシーケンス制御装置のみならず、他の用途の種々
のシーケンス制御装置に適用することができる。

第１図は本発明による複写機の７−ケンス制御装置の他
の構成例乞示す。なお、第１図と同様な部所には同一符
号を付してその詳細な説明を省略する。このシーケンス
制御装置は、アドレス発生器３／、ＲＯＭ　３２　オよ
びｒ個Ｑ）　ラフ　テ回路３３〜ｆｌ１７からなり、複
写機の１１元、現像および定理の、プロセスと紙送りな
どの機構とｔ制御する。

アドレス発生器３／は、ＲＯＭＪ２の下位アドレスＡＯ
〜Ａ３と上位アドレスＡ４〜Ａｌｌ　Ｙ指定するアドレ
ス信号乞発生する。このアドレス発生器３１において、
第１図示と同様なロータリーエンコーダ〃、透過形フォ
トセンサｎおよび第１カウンタｎは、ＲＯＭ　ｊｊの下
位アドレスＡ（１−Ａｓ　’に指定するりピントのアド
レス信号２亮生する。また、アドレス発生器３１は、Ｒ
ＯＭ　３２の上位アドレスＡ４〜Ａｓ　Ｙ指定する３ピ
ントのアドレス信号ケ発生するために、発振器グ／と第
一カランタグ２乞備えている。発振器ダ／は、ドラムク
ロック信号のｒ倍以上（本例ではｒ倍とする〕の周波数
ン有するシステムクロンク信号を発振し、第一カウンタ
Ｑとランチ回路３３〜ｐのクロンク端子ＧＫに供給する
。第一カウンタダλは３ピントのカウンタであり、シス
テムクロンク信号χ計赦して、ＲＯＭＪ２の上位アへレ
スＡ４−八６とランチ回路３３〜ψのアドレスＡｎとン
指定するアドレス信号を出力する。

ランチ回路３３〜％は、アドレンサブルランテでアリ、
第一カウンタ侵のアドレス信号でアドレスが指定され、
更に発振器グ／のシステムクロンク信号に同期してｓ　
ＲＯＭ７．２の制御出力データＯｉ〜０８χλ力端子Ｄ
’ｌ介して、それぞれランチする。また、ランチ回路３
３〜ｑは、それぞれｔピントの出力端子ＱＡ　−ＱＨ’
ｌ有している。従って、ランチ回路３３〜ｆ６が制御す
る被制御要素の総数はｒｙ、ｔ＝６１７個となり、発振
器グ／のシステムクロンク信号で与えられたタイミング
毎に、制御信号０１Ａ〜０１ｕ＋　　（ただし、Ｉ　＝
　／、　２．　Ｊ、　−＝、　、ｒ　）　ｇ複利要素に
供給することができる。

ＲＯＭ　３２は、図示のごとく、アドレスＡ、　％　Ａ
、が７ピントであり、制御出力データＯ，％　ｏｘがｔ
ビットであるから、ｔピント×ｌコｒワードの記憶容＊
ｙｘ有しているが、後述のような１時分割アクセスによ
って制御データを読み出すことにより４４’ピントＸ　
／４ワードの）ＬＯＭとして機能する。このＲＯＭ　Ｊ
２のアドレスマツプは％第５図に示すようにｌワードが
！ピントの制御データ０ｆＮｏ１であり、かつ／６ワー
ドごとにｌブロックとした１ＭのブロックＡ〜Ｈからな
り、形式的にはｔピッ）　Ｘ　／２１ワードの構成とな
っている。ただし、この図示のアドレスマツプにおいて
は、／６進表示によってアドレスマツプしている。

次に、第を図のシーケンス制御装置の動作ン。

第５図のアドレスマツプχ参照して説明する。

シーケンス制御装置は、初期状態においてＲＯＭ３２の
出力０１〜０．が全て１０″になっており、ランチ回路
３３〜僅には６０°がランチされているので、６１Ｉ個
の被制御要素は全て停止している。そして。

複写開始ボタン（不図示〕が押されると、複写機の制御
回路から信号線ぶン介して供給されるリセット信号を第
１カウンタｎが受信し、その出力端子Ｑｏ　”　Ｑｓに
ＲＯＭ　３２の下位アドレスＡｏ　−Ａｓ　’ｌ：指定
するアドレス信号”（ＯＪ１６”を出力する。このとぎ
、発振器グ／が第一カランタグλにゾステムクロンク信
号馨供給するため、第２カウンタｑはＲＯＭ３２の上位
アドレスＡへ−八６乞指定するアドレス信号ン出力する
。

既述したように、システムクロンク信号は、ドラムクロ
ング信号のｔ倍の周波数を有していると設定しているの
で、静電ドラム（不図示）の回転にともなって、最初の
ドラムクロング信号が信号線２グン介して第１カウンタ
ｎに入力されるまでに。

ＦＬＯＭ　３λの上位アドレスＡ４〜Ａｓ　’ｌ指定す
るアドレス信号は、″（Ｏハロ″から”（７）１６”ま
で変化する。すなわち、アドレスマツプ上では、第一図
から明らかｍように、ブロックＡ、　Ｂ、　Ｃ，・・・
・・、Ｈが順次指定されろ。その間、ＲＯＭ　３２の下
位アドレスＡ、　％　Ａ３乞指定するアドレス信号は”
（０）１６”のままであるから、アドレスＡ、　％　Ａ
、火指定するアドレス信号は、″（００月６１＊　”（
／’）＋６”＋　“（，２０）１６”、・・・・・・、
″（７（７月６”となり、それぞれのアドレスに応じて
ＲＯＭ　３２はｌワードｒピントの制御（１データ０１
〜０＠χ出力する。これと同時に、第１カウンタＢ２が
ランチ回路３３〜％のアドレス入力端子Ａｎにそれぞれ
アドレス信号乞供給し、発振器Ｕ／がランチ回路３３〜
ｔ１０のクロンク入力端子ＣＫにシステムクロンク信号
ン供給するから、ランチ回路３３〜功は、それぞれ入力
端子ＤＹ介してＲＯＭ３λの制御出力データ０１〜０．
ン時分割で読み込むことができる。

次いで、静電ドラムが回転を始め、ローグリエンコーダ
Ｉのり欠部乞通過した光馨、透過形フォトセンサ〃が検
出してドラムクロック信号ケ発生し、そのドラムクロン
グ信号を信号線２グ乞介して第１カウンタＢが受信する
と、第１カウンタｎは計数値（カウント値）ｌ：十’／
”歩進（インクリメント）する。そのため、第１カウン
タｎの出力端子Ｑ。−Ｑ３に生ずるアドレス信号は”（
１）１ａ″となり、ｌ’ＬＯＭ　３２の下位アドレスＡ
、　％　Ａ３夕指定する。

その際、第２カウンタグλは、次のドラムクロング信号
ＹｌｉＲ／カウンタｎが受信するまで、ンステムクロン
ク信号を計数して”（０）１６”から″（７）ｔｓ”乞
順次出力し、ＲＯＭＪ２の上位、アドレスＡ４〜Ａ、　
Ｙ指定する。従って、この期間中に、ＲＯＭ　Ｊ２のア
ドレスＡ、　％　Ａ、とじては、ＥＯ／）１ｓ”　Ｉ　
”（／／）１６”１・・・・・・ｒ　＠（”）１６”が
指定され、ｌ’ＬＯＭ　Ｊλは指定されたそのアドレス
の制御データケ順次出力する。これと同期して、上述し
たよ５に、ランチ回路３３〜語のアドレス指定とランチ
制御が行オつれるので、ＲＯＭ　ｎの制鶴１出力データ
０１〜０６は、システムクロンク信号に応じて各ランチ
回路３３〜僅に、それぞれ時分割で分配される。

以下同様にして、ドラムクロンク信号に同期した１６の
タイミングで、ＲＯＭＪ２は全ての制御データケ読み出
し、ランチ回路３３〜３弘は、その各タイミングでＲＯ
Ｍ　ＪＪの制御出力データ乞システムクロンク信考に同
期して、それぞれ読み込むことができる。次いで、ラン
チ回路３３〜功は、その制御出力データＯ４ｊ、　　（
ただし、ｉ　＝　／、コ、・・・・・・、ｔ％ｊ＝Ａ、
　Ｂ、・・・・・・、Ｈ）を被制御要素にそれぞれ供給
する。

従って、このシーケンス制御装置は、／６のタイミング
で、６り個の被制御要素を、それぞれＲＯＭ３２の制御
データにもとづいて制御することができる。ここで、Ｒ
ＯＭＪ２はｔピントメ／２ｒワードの記憶容量であるに
もかかわらず、上述のような時分割アクセスχ行うこと
によって、６４Ｌピント×／６ワードのＲＯＭとして機
能することができ・る。そのため、本実施例によれば、
ＲＯＭのｌワードあたりのピント数に制限を受けずに、
被制御要素の数ン増設し得るので、ＲＯＭの記憶空間馨
効、率よく使用することができる。また、タイミングチ
ャートとＲＯＭの制御データが対応するので、第１図の
前実施例と同様な効果も得ることができる。

第６図は本発明による複写機のシーケンス制御装置の更
に他の構成例を示す。なお、第Ｖ図の前実施例と共通の
部所には同−符号乞付し、その詳細な説明は省略する。

このシーケンス制御装置はアドレス発生器Ｊ／　、イネ
ーブル信号発生器５１１ＲＯＭ　３２およびｒ個のラン
チ回路３３〜ψχ有し、同一の制御データ馨連続して発
生する比較的長いシーケンス制御に適する。

イネーブル信号発生器ｓｉは、第３カウンクｊ２および
マグニチュードコンパレータｊ３とン有し、アドレス発
生器Ｊ／の第１カウンタｎの計数（カウント）χ許可す
るイネーブル信号を発生する。その第３カクンタｊコは
、信号線５≠を介して供給されるロード信号に応じてそ
の内容’Ｙ　ＩＪセントした後、信号線５ｊχ介して供
給されるドラムクロンク信号のパルス数ケ計数して、そ
の計数結果である符号なしの一進数値Ｂ’４出方端子Ｑ
ｎから信号組３７　ｋ介してマグニチュードコンパレー
タｓ３に供給する。マグニチュードコンパレータ５３は
、その供給された符号なしλ進数値Ｂと、ランチ回路３
３〜ψの各出力端子ＱＨから信号ｆＨ５４％ｌ介して供
給されるランレングスデータ、すなわち同一制御データ
を連続して発生する時間乞示す符号なし２進数値Ａと比
較し１両者ＡおよびＢの値が等しイトキニのみ、信号線
ｓｒ　ン介して第１カウンタｎにその計数乞許可するイ
ネーブル信号乞供給する。第１カワンタＢは、そのイネ
ーブル信号の受信のタイミングでドラムクロンク信号の
歩進ン行（・、そのタイミング時以外では歩進ン中止す
る。

また、同時に、イネーブル信号は破線で示す分岐信号線
５９乞介して第３カウンタ５２のクリア端子ＣＬにも供
給され、その計数内容ンクリアする。

あらかじめ、ＲＯＭ　Ｊ２０）　Ａ　−Ｇ領域（第５図
参照）には、ランチ回路３３〜ψの出力制御線ｏｌＡ〜
０ＩＧ（ただし、ｉ　＝　／、コ、３．・・・・・・、
ｒ−〕の出力値に相当する被制御要素駆動データ（制御
データフが記憶され、また残りのＨ領域（第５図参照〕
には、各アドレスの制御データが連続して続く時間に相
当するランレングスデータが／ｉ　ｔピント構成の符号
なし２進数で記憶される。なお、上述のＲＯＭ３λの他
に、信号線λ６と接続する第−ＲＯＭ乞別に設け、ラン
レングスデータンその第Ｊ　ＲＯＭの方に記憶するよう
にしてもよい。

次に、第６図のシーケンス制御装置の動作ヶ第ｊ図も参
照して説明する。

第１カウンタｎかりセント信号の受信に応じて最初のア
ドレス信号ン送出した時点から、ドラムクロンク数にし
てグｊクロンクパルスの期間において、ランチ回路３り
の制御線０２人の出力だけンハイレベルＨに保チ、他の
制御ｌ線の出力はローレベルＬに保った場合を想定する
と、その場合は、あらかじめルＯＭ　Ｊ、？のアドレス
”（ＯＯ）１ｍ”には、２進データ（００００００１０
）２χ、アドレス”（７０）１ｇ”には−進データ（０
０１０／１０／　）！　−（４’ｊ　）ｌｏ　Ｙ−また
アドレス”（１０）ｓａ″、’（−？（７）＋ｓ″＊　
”（ＪＯ）１６″。

”（ｌＩ（７月１１”＋　ＥＩＯ）ｓｅ”および”（６
０）　ｔ６”には全てコ進データ（００００００００）
２　’ｌ書き込む。そのため、第１カウンタｎが下位ア
ドレス発生器する１ｌｌＰＪＪのアドレス信号”（０）
１ｇ”を送出し、第１カウンク刀が上位アドレス信号を
送出すると、ＲＯＭ３２のアドレス”（ＯＯ）１６″＊
　＠（１０ｈｓ”、１（コＯ）！６”。

””ｈｓ”＊・・・・・・、　＠（７０月６′″が順次
選択され、そのアドレスに書き込まれた上述の２進デー
タがランチ回路３３〜僧の入力端子りに供給される。こ
れと同時に、第１カウンタ３２のアドレス信号がラッチ
回路３３〜ｐのアドレス入力端子Ａｎに供給され、発振
器ダｌのシステムクロンク信号がランチ回路３３〜荀の
クロック人力潮干ＣＫに供給されるから、ランチ回路３
３〜ｐにはそれぞれ入力端子り乞介してＲＯＭ　Ｈの制
御出力データ０１〜０８が、アドレス信号トシステムク
ロンク信号に同期して時分割に読み込まれる。

すなわち、ＲＯＭ　ＪｊのアドレスＥＯＯ）ｓｓ”が選
択されると、そのアドレスに記憶された一進データＬ　
００００００１０　）２がランチ回路３３〜ψの入力端
子ｐに供給される。このときの制御出力データは０２の
みが１１”で他は１０”であるから（第５図参照）、時
分割で読み込まれた結果、制御線０１Ａ〜０１１Ａの内
で０２Ａの出力だけがノ）イレベルＩ（となり、他はロ
ーレベルＬとなる。次いで、１１０ＭＪ２のアドレス°
（／（’）ｔ６″〜”ｔ６０）１ｍ”が順次選択され、
データが時分割で各ランチ回路３３〜ｐに読み込まれる
が、それらのアドレスには全て零である２進データ（ｏ
ｏｏｏｏｏｏｏ　）　、が書き込穢れて（・ろので、対
応する制御線の全てはローレベルＬとなる。その結果、
５６本の出力制御線０１人〜０ＶａＤ内で制御Ｎ０ｚｈ
の出力のみが）・イレベルＨとなる。

続いて、ＲＯＭ　、？２のアドレス”（７０）！６１が
選択されると、そのアドレスに記憶された。２進データ
（００１０／１０／　ｈがランチ回路３３〜僧に読み込
まれ、信号線Ｓ６乞介して送出される。そσ）際、信号
線Ｓ６に！本の゛出力制御線０１Ｈ〜０８ＨｆＪ″−１
個のデータとして出力され、Ｆ５クロンクパルスに相当
する２進データ（００１０／１０／　）、がマグニチュ
ードコンパレータｊ３の入力端子Ａに供給されろ。

一方、第３カウンタ５コは、リセット信号の発生とほぼ
同時に発生するロード信号により、その内容Ｙ　（００
００００００）ｘにクリアした後、ロータリエンコーダ
ノ／が゛ら供給されるドラムクロンク信号乞計赦して、
その計数結果である符号なしλ進数Ｂ’４マグニチュー
ドコンパレータｊ３の入力端子Ｂに供給スる。コンパレ
ータｊ３は入力端子Ａに供給されたλ進データと、入力
端子Ｂに供給された２進データと馨比較し、両データの
値が一致したときにのみイネーブル信号をノ・イレベル
Ｈにする。従って、第３カウンタｊ３がドラムクロンク
ｆｕ　Ｍ　Ｙ　ａｓクロンクパルス分計数して、そのｌ
ｌ−数［ＢがデータＡの（００１０／１０／　）２に等
しくなるまでは第１カウンタ３は歩進せず、出力制御線
０２人のみがノ・イレベルＨである制御出力状態が保た
れる。

次に、ランレングスデータへの（００１０／１０／）雪
とドラムクロック計数値Ｂとが等しくなると、イネーブ
ル信号がハイレベルＨとなるから、第１カウンク刀はそ
のイネーブル信号の受信に応じて計数許可となり、ドラ
ムクロンク信号に応じて＋゛ｌ″ｌ″歩進同時に、イネ
ーブル信号６／にエリ、第３カウンタ３２の内容がイン
クリメントされ、次の制御状態に移る。ここで、ｌバイ
トｌピントとすると、これまでの制御に要したＲＯＭ　
Ｈの記憶領域はｔバイトとなるが、これと同様なシーケ
ンス制御を第１図で示した前実施例の方式で実行すると
、り５×にバイト＝３６０バイトが必要となる。

また、ＲＯＭ３２のアドレス”（７／）１６″に、あら
かじめｔ　／／／／／／／／　）２のランレングスデー
タを記憶すれば、次の制御段階における出力制御状態ン
ドラムクロンクにして、コＳｊパルス分連続させること
ができる。同様に、出力制御線０１人〜ＯＩＧから出力
する制御データは、ＲＯＭＪλのアドレス”（７２）１
ａ“ｒ　”（７３）１ｇ＋・・・・・・＊　”（７Ｆ）
ｔｓ”にあらかじめ記憶したランレングスデータに応じ
て連続出力することができる。

このように、本実施例では同一の制御データが続くとき
に、その連続時間を示すランレングス時間ン符号化して
ＲＯＭにあらかじめ記憶し、その記憶したランレングス
データに基づいてシーケンス制御７行っているので、Ｒ
ＯＭの記憶容量乞大幅に少ｆｔ、　くすることができる
。よって、本実施例は、特に同一制御データの出力が続
き、比較的長いクーケンス制御に対して好適である。更
に、本実施例では、第３カウンタｊ、２のクリアｔイネ
ーブル信号に回期して行うよ５にして（・るため、その
カウンタｊλは制御出力の変化点から変化点までのドラ
ムクロンク数乞計数することになるから、カウンタｊ２
がｔピント構成であってもドラムクロンク数で２５６ン
越えるクーケンス制御が可能となる利点がある。

また、第６図において、第一カランタグ２のアドレス線
６０χＲＯＭ　３２の下位アドレス端子Ａｏ〜Ａ２ニ接
続し、第１カウンタｎのアドレス線にＹ　ＲＯＭ３２の
上位アドレス端子Ａ３〜Ａ６に接続すると、第７図のア
ドレスマツプで示すように、ＲＯＭＪ２のアドレス配置
はきわめて合理的となる。すなわち、この場合は、ｔバ
イトが１組になってランレングス指示を構成することに
なり、プログラム設計が容易となる。つまり、　　／Ｉ
ｌｌにバイト毎に初めの７バイドまでは、出力信号線の
出力状Ｎｙａ＝ピント対応で書き込み、ｒバイト目には
その状態が続く長さを符号なしコ進符号で書き込めば良
いからである。勿論、ランレングス符号乞ＲＯＭ　３２
と同一のメモリ空間に割り付けなくても、第、２　Ｒｏ
Ｍ　（図示せず）を用いてそれに割り付けるようにして
もよい。

このように、第、２　ＲＯＭにランレングス符号７書き
込む場合は、第−ＲＯＭのアドレス線ン上述のアドレス
線スに接続し、そのデータ線乞マグニチュードコンパレ
ータ５３のへ入力端子に接続して、出力データケ直接コ
ンパレータ５３に印加することができる。

なお、第１図〜第６図までの各実施例における第１カウ
ンタｎとしては、プリセント機能付きのものを用いても
よい。このプリセントとしては、例えばマイクロコンピ
ュータ（不図示）７用いるのが好適であり、これにより
第一図で示すようなタイミングチャートの途中から制御
動作ン開始させることができる。また、その場合は、そ
のマイクロコンピュータは通常のシーケンス制御から完
全に解放されているので、より高度な制御に専念するこ
とができる。このように、上述の各実施例において、条
件判断等の例外的シーケンス制御には、マイクロコンピ
ュータ乞想定しているのであるが、更に本発明の用途は
、単に複写機のシーケンス制御のようにゆっくりしたシ
ーケンス制御ばかりでなく、後述のように、　ＬＳＩテ
スタのような超高速のシーケンス制御にも適用すること
ができる。この場合のマイクロコンピュータとしては、
ビットスライス形のマイクロプロセンサン用いることが
できる。

第１図は、本発明ン適用したＬＳＩテスタの構成例乞示
す。第１図と共通箇所には同一符号ン付して、その詳細
な説明は省略する。ここで、７／はアドレサプルランチ
回路３３〜功から入力条件データ（テスト入力データ）
が供給される被測定ＬＳＩ（大規模集積回路〕、７λは
被測定ＬＳＩ　７／の応答結果χランチする入力レジス
タ、７３は入力レジスタ７−の出力データに基づき、・
データバス７≠χ介して出力レジスタ７ｊの制御等７行
う論理演算ユニン）　（ＡＬＵ　）である。ＬＳＩ　７
／は繭実施例の被制御要素に相当し、ＡＬＵ　７３は、
例えばピントスライス形マイクロプロセンサからなる。

出力レジスタ７ｊは、ＬＳＩ　７／の入力条件設電デー
タが読み出されろＩ’ＬＯＭ　７ノの下位アドレスＡ、
　−Ａ、乞指示するアドレス制御を行う。このように、
ＡＬＵ　７３は通常のシーケンス制御から解放されるの
で、相対アドレス以外はｌバイト命令で実行でき、それ
により高速のデータ制御が可能となり、本発明シーケン
ス制御回路３２〜侵と組み合わせて高速のＬＳＩテスタ
を構成できる。

７６は読み出し専用メモリで構成されるプログラムメモ
リであり、レジスタ制御ピント領域Ｒ％メモリ制御ピン
ト領域Ｍ、データピント領域りおよびコマンドピント領
域Ｃからなる。領域Ｒは入力レジスタ７λをアクセスす
る領域であり、領域Ｍはランダムアクセスメモリ（ＲＡ
Ｍ　）　７７と、プログラムカウンタ（ＰＣ）　７１　
、および出力レジスタ７５等のアドレス設定ンする領域
であり、領域Ｄ　ＧＪ　ＡＬＵ　７Ｊにデータ（期待出
力データ）を供給する領域である。また、領域ＣはＡＬ
Ｕ　７３の動作モードを制御する領域であり、ＡＬＵ　
７Ｊのどの機能χ使うかを指示するピントが記憶される
。プログラムメモリ７６は、ｌ命令がｌバイトがら構成
されているので１通常の場合はｌ命令実行毎に１回イン
クリメントされる。たたし、コマンドピント（Ｃ）がジ
ャンプ命令のときには、絶対アドレスに対してメモリ制
御ビン）　（Ｍ）の値乞直接フエンテし、相対アドレス
に対してＰＣ７１の現在値ン加算または減算してフエツ
チする。

ＲＡＭ　７７はプログラムメモリ７乙のレジスタ制御ピ
ント（Ｒ）によってテンプセレクトされ、プログラムメ
モリ７６のメモリ制御ピントＬＭ）によって七ルセレク
トされる。また、ＲＡＭ　７７はＡＬＵ　７３の図示し
ないリードライト線（Ｒ／Ｗ　）によりモード切換され
て、データバス７す上に送出された入力データを読み込
むが、または記憶したデータｔデータバス７弘に出力す
る。ＰＣ７ｆはプログラムメモリ７ｔのアドレスχ制御
す・る。７９はプロクラムメモリ７６のインデックス命
令に用いるインデックスレジスタである。ここで、イン
デックスレジスタ７９からの信号により、　ＲＡＭ　７
７　Ｙアクセスする場合ンインデンクスアドレスとし、
プログラムメモリ７乙のメモリ制御ピント領域Ｍからの
信号により、ＲＡＭ７７Ｙアクセスする場合ンダイレク
トアドレスとする。

１０はＡＬＵ　７Ｊの種々の演算のためのスフランチバ
ンドメモリとして用いるレジスタであり、論理演算に必
要なデータはこのレジスタ１０に！き込んで処理する。

Ｉ／は外部機器（不図示〕とのデータの受は渡し７行５
入出力レジスタであり、例えば入出力デバイスのアドレ
ス指示やデータの送受信を行う。その外部機器としては
、ビデオキーボード、２インプリンタなどがあり、テス
トプログラムの入力やテスト結果の出力などに用いる。

次に、第ｒ図のＬＳＩテスタの動作ケ説明する。

まず、テスト開始とともに１発振器（Ｏ２０）　＃／の
出カン計数するカランタグ２の出力端子Ｑがらアドレス
信号が送出され、その信号によりＲＯＭ　３２の上位ア
ドレスＡ４〜Ａ６が指定され、また出力レジスタ７ｊか
ら送出されたアドレス信号によって、ＲＯＭＪλの下位
アドレスＡＯ％　Ａ３が指定される。指定されたＲＯＭ
　Ｊ２のアドレスＡ、　−Ａ、のデータが、その出力端
子０１〜０８からランチ回路３３〜Ｖの該当アドレスに
順次送出される。これにより、ランチ回路３３〜Ｖの出
力端子Ｑλ〜ＱＨから出力制御線０１Ａ〜０１１　（た
だし、Ｉ−／−１）χ介して入力テストデータ、すなわ
ちＲＯＭ　Ｊ２に書き込まれた入力条件に当るテストパ
ターンデータが、被測定ＬＳＩ　７／の入力端チェ。〜
Ｉ６３に供給され、その応答結果が検出出力として出力
端子００〜０１Ｇ　から送出する。ここで、例えば電卓
用ＬＳＩ　”ｌ被測定Ｌ８Ｉ　７／として、本装置を電
卓用ＬＳＩテエンカとして用いる場合は、上述の入力端
チェ０〜Ｉｌｌが電卓のテンキーの入力端子に相当し、
出力端子Ｏｏ〜０１０　が液晶ドライブ出力端子に相当
する。

被測定ＬＳＩ　７／からの検出出力は、プログラムメモ
リ７６のレジスタ制御ピント１１によりアクセスされて
、ＡＬＵ７Ｊに供給される。、ＡＬＵ７Ｊは、供給され
た検出出力に基づき各種のキー人力状態に対する出力値
乞測定し、それがプログラムメモリ７６から供給された
データピント（Ｄ）に基づき、予じめ計算して求めてお
いた良品の場合の正確な出力値と比較して、両者が一致
しているか否かを確認し、被測定ＬＳＩ　７／が良品で
あるか不良品であるかン判定する。その判定結果乞入出
力しジスタｒｌＹ介して外部機器に送出し、デスルイ表
示またはプリントアウト７行う。次のテストに移るとき
は、　ＡＬＵ　７Ｊから出力レジスタ７５に指示信号が
出力され、これに基づき出力レジスタ７ｊから新たなア
ドレス指示がＲＯＭ　３２に対して行われ、それにより
被測定ＬＳＩ　７／は新たな入力条件ン与えられる。そ
の際、ランチ回路３３〜％は、出力レジスタ７ｊからの
出力にもとづきＲＯＭ　Ｊλの中に１かれている内容を
ランチするだけであるから、極めて高速となる。例えば
、ランチ回路３３〜％をそれぞれマイクロコンピュータ
の出力ボートに割り当てて、ンフトウエアにより出方値
をセントする従来の場合に比較して、少なくとも７０倍
以上の高速動作が可能である。

このように、本実施例では、従来のようなタイマ制御に
よる複雑なン７トウェア乞必要としたシ−ケンズ制御装
置に比較して、タイミングチャートが与えられれば、そ
れン直接ＩＬＯＭに書き込むだけでシーケンス制御が実
現できるので、開発手間が大幅に軽減されるばかりでな
く、ピントスライスプロセンサとの組合わせにより、Ｉ
Ｃテスタ等の高速のシーケンス制御が実現できる効果が
得られる。

以上説明したよ５に、本発明によれば、特にランチ回路
の出力χ被制御要素に印加して得た応答データに基づき
、アドレス発生器のアドレス信号の発生な制御するピン
トスライスプロセッサＹ具備したため、超高速なＩＣデ
スクの如きシーケンス制御装置＊ｖ提供することができ
る。

【図面の簡単な説明】

第１図は本発明シーケンス制御装置の基本構成例ン示す
ブロック図、第一図は第１図の制御信号の出力波形の一
例を示すタイミングチャート、第３図は第一図の制御出
力乞実現するためのＲＯＭのアドレスとデータの関係ン
示すメモリアロケーション図、第グ図は本発明シーケン
ス制御装置の他の構成例ン示すブロック図、第５図は第
を図のＲＯＭのアドレスマツプの一例ン示す！５２明図
、第６図は本発明ヅーケンス制御装置の更に他の構成例
を示すブロック図、第７図は第６図の）ＬＯＭのアドレ
スマツプの一例ン示す説明図、第１図は本発明を適用し
たＬＳＩテスタの構成例ン示すブロック図である。／／・・・ドラムモータ、　　　／２・・・第１高圧電
源、／３・・・第１高圧電源、　　　／ダ・・・給紙ク
ラッチ、／ｊ・・・レジストフランチ、　　　／４・・
・光学系モータ、／７・・・光源、　　　　　　　７ｇ
・・・定理器モータ、１９−・・リードオンリメモリ（
ＲＯＭ　）　。〃・・・アドレス発生器、２／・・・ロータリエンコー
ダ、〃・〜透過形プオトセンサ、ｎ・・・カウンタ（第１カウンタ）、２４Ｉ・・・信号線、　　　　　Ｂ・・・信号線。ぶ・・・出力信号線、　　　　３／・・・アドレス発生
器。３２・・・リードオンリメモリ（ＲＯＭ　）、３３〜４
１０・・・アドレサプルランテ回路、４ｔ／・・・発振
器（０８Ｃ）　、　　　　々・・・第一カウンタ、Ｋ／
・・・イネーブル信号発生器、ｊｌ・・・第３カウンタ、１３・・・マグニチュードコ
ンパレータ、　　　　　　　ｊｌ　５−５９・・・信号
線、６０・・・アドレス線、　　　７１・・・被測定Ｌ
Ｓ：［（被制御要素〕、　　　　　　　７２・・・入力
レジスタ、７３・・・論理演算ユニツト（ＡＬＵ）　。７ダ・・・データバス、７５・・・出力レジスタ、７６
・・・プログラムメモリ、７７・・・ランダムアクセスメモリ（Ｉ’ＬＡＭ　）、
７ｇ・・・プログラムカウンタ（ＰＣ）、７９・・・イ
ンデックスレジスタ。１０・・・レジスタ、　　　　Ｉｒｌ・・・入出力レジ
スタ。特許出願人　　キャノン株式会社

Claims

【特許請求の範囲】

複数の被制御要素の制御データを貯えるり一ドオンリメ
モリと、該リードオンリメモリの上位アドレスと下位ア
ドレス乞それぞれ異なる周期で指定するアドレス信号を
発生することにより、前記リードオンリメモリの制御デ
ータを時分割アクセスするアドレス発生器と、前記リー
ドオンリメモリから読み出された制御データ乞所定の時
間にランチするランチ回路と、該ランチ回路の出力を前
記被制御要素に印加して得た応答データに基づき、前記
アドレス発生器の前記アドレス信号の発生ン制御する制
御手段と乞具備したことを特徴とするシーケンス制御装
置。