JPS58214924A - 集積回路素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路素子に関し、特に電源投入時における
集積回路素子の初期設定を専用のリセット端子を用いず
に実現した集積回路素子に関するものである。

一般に集積回路（以下ＩＣという）、特にディジタルＩ
Ｃにおいては、電源投入時にＩＣ内部を初期設定（パワ
ーオンリセット）する必要がある。従来この初期設定は
、例えば第１図に示すようにＩＣ１０にパワーオンリセ
ット専用端子ＲＩＴｈＳＰｌ：Ｔを設け、この端子にパ
ワーオンリセット用外部回路（積分回路）１１を介して
ＩＣ電源電圧ＶＣＣを印加して例えば第２図に示すよう
に立上シのゆるやかな波形の電圧がパワーオンリセット
専用端子１ｓＥＴに加わるようにし、閾値Ｓｌを有する
反転バッファを介し第２図に示すようなリセットパルス
を生成し、これをＩＣＣ内部部供給することで実現して
いる。ここで、パワーオンリセット専用端子ＲＥＳＨＴ
は文字通り初期設定専用の端子であシ、他の目的には使
用できないものであった。

本発明はこのようなパワーオンリセット専用端子をなく
し、ＩＣの端子数を削減することを目的としている。以
下実施例について詳細に説明する。

第３図は本発明実施例の要部ブロック図であり、３０は
ＩＣ，３１は電源端子、３２ａ　〜３２ｎは非反転ハツ
ファ、１．Ｂ、Ｇはその入力着子、電源端子、アース端
子、３３Ｆｉリセツト優先形プリツプフロツ“プ、Ｓ、
Ｒ，Ｑはそのセット入力端子、リセット入力端子、出力
端子、　Ｂ、Ｇは電源端子、アース端子、ｖａｃはＩＣ
電源電圧　　　　　　　　　である。

ＩＣ３０内部に、ＩＣ３０の電源端子３１へ入力端子工
及び電源端子Ｂが接続されアース端子Ｇが接地された非
反転バッファ（以下単にバッファという）３２ａと、前
段のバッファ出方をその入力及び電源としアース端子が
接地された（ｎ−１）個のバッファと、ＩＣ３０の電源
端子３１にセット入力端子Ｓ及び電源端子Ｂが接続され
リセット入力端子Ｒに最終段のバッファ３２ｎの出力が
入力され且つアース端子が接地されたリセット優先形フ
リップ７０ツブ（以下ＦＦという）３３が設けられ、こ
のＦＦ３３の出方がパワーオンリセットパルスとしてＩ
Ｃ内各部に供給される。

第４図は第３図示回路を動作させた場合における各部の
信号波形の一例を示す線図でおり、ｌｃ電源が投入され
ると、ＩＣ電源電圧ｖｃｃは徐々にｏｖがら例えば５ｖ
へ立上がり、素子の動作最低電圧レベルＶｍｔｎを越え
た時点で第１段目のバッファ３２ａの出力が”１＃（例
え１ｊ５Ｖ）になると共にＦＦ３３がセットされその出
力が１”となる。バッファ３２ａ〜３２ｎには公知のよ
うに入力容量Ｃ１ｙｌ　＋出力答量Ｃ−ｏｕｔ及び電源
端子Ｂ−アース端子Ｇ間容＊Ｃｎａが存在するため、後
段のバッファは前段のバッファ出力が１″になっても直
ちにその出力は１″にならず、いくらかの遅延時間ｔｃ
の後に“ＩＮとなる。

従って最終段のバッファ３２ｎの出力は約ｎＸｔｃ時間
遅れて１”となり、この最終段のノくツファ出力によｐ
ＦＦ３３がリセットされるので、ＦＦ’３３の出力は第
４図に示すようなパルス幅約ｎＸｔｃの矩形ノ（ルスと
なる。

本実施例においては、ｎ個のバッファ３２ＦＬ〜３２ｎ
を縦続接続して遅延回路を構成するに際し、第２段目以
降のバッファの電源を前段のバッファ出力から得ている
。これは次のような理由による。

バッファを複数個縦続接続して遅延回路を構成する場合
、各バッファの電源は電源ラインから直接とるのが従来
一般的に採用されている方法である。このような従来の
方法によると第３図の構成は例えば第５図に示すものと
なる。ところが、第５図に示すように各バッファ５０ａ
〜５０ｎの電源を電源ラインから直接とる構成にすると
、各バッファの電源端子Ｂ−アース端子Ｇ間容景ＣＲＧ
　ｉＪ：電源ラインにより充電されるので、信号伝搬の
遅延に寄与する容量は入力容ｉｆｌ′Ｃｉｎと出力容量
Ｃ６ｕｔのみトナシ、バッファ１段当りの遅延時間は数
ｎｓ程度と非常に小さくなってしまう。これに対しＣＢ
Ｇは通常ＣｉｎあるいはＣｏａｔの１００倍程度あるの
で、第３図に示した構成によれば第５図構成の１００倍
近い遅延時間を得ることが可能になる。また第５図の構
成では最終段のバッファ５０ｎにＩＣ電源投入直後に電
源が供給されるので、時として直ちにその出力が不完全
ながら′１″になるこ゛とがあり、そのためＦＦ　３３
がセット後直ちにリセットされ所望のパルス幅のパワー
オンリセットパルスが得られない虞れもある。これに対
し第３図の構成によれば、最終段のバッファ３２ｎは電
源が供給されていないのであるからそのような虞れは皆
無である。

尚、以上の実施例は、パワーオンリセット発生回路とし
てＦＦ３３を用いたが、ＩＣ電源電圧ＶＣＣの立上がり
時にその出力を１″または”０″とし、遅延回路からの
出力を受けてその出力を反転するものそあれば他の回路
を採用することも可能である。

以上説明したように、本発明は、電源投入時に集積回路
素子内部を初期設定する必要のある集積回路素子におい
て、集積回路素子の電源端子に入力端子及び電源端子が
接続されてなる第１段目のバッファとこのバッファに順
次縦続接続され前段のバッファ出力をその入力及び電源
とする複数のバッファとからなる遅延回路、ＩＣＩＩｔ
源電圧ｖｃｃの立上がり時に出力を発生し遅延回路の最
終段のバッファ出力によシ出力を停止するパワーオンリ
セットパルス発生回路を設けたものであり、電源投入時
におけるＩＣの初期設定をそれ専用の端子を用いずに実
現できるから、端子数の削減、端子の効率的な使用が可
能となるものである。また、遅延回路の第２段目以降の
バッファの電源を前段のバソファ出力から得るようにし
ているので、少ないバッファ数で済むとともに確実な動
作が可能となるものである。

【図面の簡単な説明】

第１図は従来のＩＣの説明図、第２図はその動作説明用
線図、第３図は本発明実施例の要部ブロック図、第４図
は第３図示回路を動作させた場合における各部の信号波
形の一例を示す線図、第５図は第３図示回路の変形例を
示す図である。 （９）は集積回路素子、３１は電源端子、３２ａ〜３２
ｎは非反転バッファ、おけリセット優先形フリップフロ
ップである。 特許出願人　富士通テン株式会社 代理人弁理士　玉　蟲　　久　五　部 （外３名）

Claims (1)

【特許請求の範囲】
1. 電源投入時に集積回路素子内部を初期設定する必要があ
   る集積回路素子において、該集積回路素子の電源端子に
   入力端子及び電源端子が接続された第１段目の非反転バ
   ッファと該非反転バッファに順次縦続接続され前段の非
   反転バッファ出力を入力及び電源とする複数の非反転バ
   ッファとから成る遅延回路、集積回路素子の前記電源端
   子に加わる電源電圧の立上がり時に出力を発生し前記遅
   延回路の最終段の非反転バッファ出力により出力を停止
   するパワーオンリセットパルス発生回路を具備したこと
   を特徴とする集、積回路素子。