JPH04307687A

JPH04307687A - メモリ記憶回路

Info

Publication number: JPH04307687A
Application number: JP9794891A
Authority: JP
Inventors: Yuji Yamabe; 山辺　祐治; Masahiko Yamakoshi; 山越　雅彦
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-04-04
Filing date: 1991-04-04
Publication date: 1992-10-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、定期的にサンプリン
グするサンプリングデータと、不定期に発生するランダ
ムデータを格納するためのデータ記憶回路に関するもの
である。

【０００２】

【従来の技術】図６は従来のメモリ記憶回路の構成を示
したブロック図であり、同図（ａ）は定期的にサンプリ
ングしたサンプリングデータ及びそのサンプリング時刻
を一組として格納する回路部分、同図（ｂ）は不定期に
発生するランダムデータ及びその発生時刻を一組として
格納する回路部分を示している。

【０００３】図６（ａ）において、１は定期的にサンプ
リングされるサンプリングデータ、３ａはサンプリング
タイミング及びそのサンプリング時刻を生成するタイマ
回路、４は前記サンプリングデータ１及びその時刻デー
タ１０１をメモリ６へ格納するデータ書込み回路、５は
前記メモリ６への書込みアドレス１０５を生成するカウ
ンタ回路、６は前記サンプリングデータ１及びその時刻
データ１０１を格納するメモリである。

【０００４】なお、図中、１０１は前記タイマ回路３ａ
が生成した時刻データ、１０２は前記メモリ６に格納さ
れる書込みデータ、１０３は前記タイマ回路３ａが前記
データ書込み回路４及びカウンタ回路５に対して起動を
かけるためのサンプリングタイミング信号、１０４は前
記データ書込み回路４からメモリ６に対して出力される
データ書込みパルス信号、１０５は前記カウンタ回路５
が生成した書込みアドレス信号であり、また、前記メモ
リ６の構成は図７（ａ）に示すように、各ブロック９ご
とに、サンプリングデータａ，ｂ，ｃ，ｄをそのサンプ
リング時刻データｔａ，ｔｂ，ｔｃ，ｔｄと対応付けて
それぞれ格納していく。

【０００５】一方、図６（ｂ）において、２は不定期に
発生するランダムデータ、３ｂは前記ランダムデータ２
の発生時刻を生成するタイマ回路、７は前記ランダムデ
ータ２の発生により起動され、メモリ８に対してデータ
書込みパルス信号１０４を出力するデータ書込み回路、
８は前記ランダムデータ２及びその発生時刻データ１０
１を格納するメモリであり、前記カウンタ回路５はデー
タ書込み回路７から出力されるデータ書込みパルス信号
により起動される。

【０００６】まず、前記メモリ８の構成は図７（ｂ）に
示すように、各ブロック１０ごとに、ランダムデータＡ
，Ｂ，Ｃをその発生時刻データｔＡ，ｔＢ，ｔＣと対応
させて格納していく。

【０００７】次に動作について説明する。まず、サンプ
リングデータ１を格納する場合（図６（ａ））、タイマ
回路３ａがデータ書込み回路４及びカウンタ回路５にサ
ンプリングタイミング信号１０３を出力して起動をかけ
ると、該データ書込み回路４は前記サンプリングデータ
１及びタイマ回路３ａが生成した時刻データ１０１から
なる書込みデータ１０２を、カウンタ回路５が生成した
アドレス（信号１０５によりメモリ６に与える）に格納
するようにデータ書込みパルス信号１０４を出力し、前
記カウンタ回路５は内部カウンタをインクリメントして
おく。そして、以後、定期的なサンプリングタイミング
で前述した動作を繰返す。

【０００８】一方、ランダムデータ２を格納する場合（
図６（ｂ））、ランダムデータ２が発生すると、これに
よりデータ書込み回路７が起動され、データ書込みパル
ス信号１０４をメモリ８に出力するとともに、このデー
タ書込みパルス１０４の発生によりカウンタ回路５がメ
モリ８に対してアドレス信号１０５を出力する（出力後
、内部カウンタをインクリメントする）ことにより、該
ランダムデータ２及びタイマ回路３ｂが生成したその発
生時刻データ１０１からなる書込みデータを該メモリ８
に格納していく。そして、以後、ランダムデータ２が発
生するごとに前述した動作を繰返す。

【０００９】

【発明が解決しようとする課題】従来のメモリ記憶回路
は以上のように構成されているので、サンプリングデー
タ及びランダムデータの２種類のデータに対して専用の
メモリ等のハードウェアが必要となるため、回路規模が
大きくなるとともに、該メモリからのデータ再生に対し
ては、それぞれのデータを格納しているメモリごとに行
わなければならないため、時間がかかるなどの課題があ
った。

【００１０】この発明は上記のような課題を解消するた
めになされたもので、１つのメモリにサンプリングデー
タ及びランダムデータの２種類のデータを格納させるこ
とにより回路規模の小型化を図るとともに、該メモリか
らのデータ再生時間を短縮することを可能にするメモリ
記憶回路を得ることを目的とする。

【００１１】

【課題を解決するための手段】請求項（１）の発明に係
るメモリ記憶回路は、データ格納用のメモリ内部を等分
割してブロック化を行い、該各ブロックごとに、サンプ
リングデータと該サンプリング時刻を対応付けて格納す
る一方、同一ブロック内に今回サンプリングから次回サ
ンプリングまでに不定期に発生したランダムデータも、
該今回サンプリング時刻からの経過時刻を対応付けて格
納するようにしたものである。

【００１２】また、請求項（２）の発明に係るメモリ記
憶回路は、前記請求項（１）の発明に係るメモリ記憶回
路において、サンプリングデータの取込み線を複数設け
るとともに、ランダムデータを一旦格納するレジスタ回
路を複数設け、格納するメモリの各ブロックごとに、複
数のサンプリングデータ及び複数のサンプリングデータ
を格納するようにしたものである。

【００１３】また、請求項（３）の発明に係るメモリ記
憶回路は、前記請求項（１）及び（２）の発明に係るメ
モリ記憶回路におけるメモリとして、ＦＩＦＯメモリあ
るいはシフトレジスタを用い、書込みアドレスを生成す
るカウンタ回路を不要にする構成としたものである。

【００１４】

【作用】請求項（１）乃至（３）の発明におけるメモリ
は、等分割してブロック化を行い、同一ブロック内に１
又は２以上のサンプリングデータ及び１又は２以上のラ
ンダムデータの２種類のデータをその時刻と対応付けて
格納するように構成したので、各データをブロックある
いは時刻により管理、識別でき該メモリは１つで実現で
きる。

【００１５】

【実施例】以下、この発明の一実施例を図について説明
する。図１は請求項（１）の発明の一実施例によるメモ
リ記憶回路の構成を示すブロック図であり、従来のメモ
リ記憶回路（図６）と同一又は相当部分には同一符号を
付して説明を省略する。

【００１６】図において、３ｃはサンプリングタイミン
グ信号１０３及び該サンプリングの時刻データ１０１を
生成するとともに、ランダムデータ２の発生までの経過
時刻データ１０７を生成するタイマ回路、１１は前記ラ
ンダムデータ２及び直前サンプリング時刻から該ランダ
ムデータ２の発生までの前記経過時刻データ１０７を一
旦格納するレジスタ回路、１２ａは前記サンプリングデ
ータ１及びその時刻データ１０１、あるいはランダムデ
ータ２及びその経過時刻データ１０７からなる書込みデ
ータ１０９を等分割したブロック１３ａ内に格納するメ
モリである。

【００１７】なお、図中、１０７は前記タイマ回路３ｃ
から生成された、直前サンプリング時刻からランダムデ
ータ発生までの経過時刻データ、１０８は前記レジスタ
回路１１から出力される、ランダムデータ２及びその経
過時刻データからなるデータ、１０９は前記メモリ１２
ａへの書込みデータであり、このメモリ１２ａは図２に
示すように、等分割したブロック１３ａにサンプリング
データａ，ｂ，ｃ，ｄ及びそのサンプリング時刻データ
ｔａ，ｔｂ，ｔｃ，ｔｄを対応付けて格納する一方、今
回サンプリングから次回サンプリングまでに発生したラ
ンダムデータＢ，Ｄを直前サンプリング時刻（今回サン
プリングを行った時刻）からの経過時刻データαＢ，α
Ｄとともに、各サンプリングデータ１に対応するブロッ
ク１３ａに格納していく。

【００１８】次にこの請求項（１）の発明の動作につい
て説明する。通常、サンプリングを行う場合は、タイマ
回路３ａから出力されるサンプリングタイミング信号１
０３によりデータ書込み回路４及びカウンタ回路５は起
動され、サンプリングデータ１及びそのサンプリング時
刻データ１０１からなる書込みデータ１０９が前記カウ
ンタ回路５から出力されるメモリ１２ａ内の書込みアド
レス（信号１０５としてメモリ１２ａに与えられる）に
前記データ書込み回路４から出力されるデータ書込みパ
ルス信号１０４に従って格納される。なお、前記カウン
タ回路５はアドレス信号１０５を出力した後、内部カウ
ンタをインクリメントして次回サンプリングまでに発生
するランダムデータ２の書込みアドレスを示すようにし
ておくが、該ランダムデータ２が発生しない場合は、次
回サンプリング時に内部カウンタの値をインクリメント
して、サンプリングデータ１を格納するアドレスにする
。

【００１９】一方、次回サンプリングまでにランダムデ
ータ２が発生すると、一旦レジスタ回路１１に格納する
とともに、タイマ回路３ｃは該レジスタ回路１１に直前
サンプリング時刻からの経過時刻データ１０７を出力し
、前記データ書込み回路４及びカウンタ回路５を起動さ
せ、同様にランダムデータ２及びその経過時刻データ１
０７からなる書込みデータ１０９をメモリ１２ａの該当
ブロック１３ａ内に書込んでいく。この際、書込み用の
データ１０８を出力したレジスタ回路１１はその記憶内
容を消去し、カウンタ回路５の内部カウンタをインクリ
メントして次回サンプリングにより得られるサンプリン
グデータ１の書込みアドレスとし、以後、前述した動作
を１ブロックごとに繰返す。

【００２０】次に、請求項（２）の発明の一実施例につ
いて説明する。図３はこの請求項（２）の発明の一実施
例によるメモリ記憶回路の構成を示すブロック図である
。この請求項（２）の発明は、前記請求項（１）の発明
の一実施例によるメモリ記憶回路（図１）が、メモリ１
２ａの同一ブロック１３ａ内に１個ずつのサンプリング
データ１及びランダムデータ２を格納するようにしたの
に対し、各データを複数個ずつ格納できるように構成し
たものである。

【００２１】従って、複数のサンプリングデータ１ａ〜
１ｍを入力させるべくｍ（≧２）本の取込み線を設ける
とともに、複数のランダムデータ１ａ〜１ｎを入力させ
るべくｎ（≧２）個のレジスタ回路１１ａ〜１１ｎ設け
ており、また、メモリ１２ｂは図４に示すように、等分
割した各ブロック１３ｂに、複数のサンプリングデータ
ａ１，ａ２，……，ａｎ及びそのサンプリング時刻デー
タｔａと、複数のランダムデータＡ１，Ａ２，……，Ａ
ｍ及びそれぞれの経過時刻データαＡ１，αＡ２，……
，αＡｍを格納するように構成されている。

【００２２】次に請求項（３）の発明の一実施例につい
て説明する。図５はこの請求項（３）の発明の一実施例
によるメモリ記憶回路の構成を示すブロック図である。この請求項（３）の発明は、前記請求項（１）及び（２
）の発明の一実施例によるメモリ記憶回路（図１，図３
）におけるメモリ１２ａ，１２ｂとして、ＦＩＦＯメモ
リ、あるいはシフトレジスタを用いたものであり、これ
により、予め書込みアドレスを指示するためのカウンタ
回路４を必要としない構成となっている。

【００２３】

【発明の効果】以上のように、請求項（１）の発明によ
ればデータ格納用のメモリを等分割して各ブロックにサ
ンプリングデータ及びランダムデータの２種類を格納で
きるように構成し、また、請求項（２）の発明によれば
サンプリングデータを入力するための取込み線、及びラ
ンダムデータを一旦格納するレジスタ回路を複数設ける
ことにより、前記メモリ内の各ブロックに、それぞれ複
数のサンプリングデータ及びランダムデータを格納する
ように構成し、また、請求項（３）の発明によれば前記
メモリとしてＦＩＦＯメモリあるいはシフトレジスタを
用いて書込みアドレスを生成するカウンタ回路を必要と
しないように構成したので、１つのメモリにサンプリン
グデータ及びランダムデータの２種類のデータを格納で
き、当該メモリ記憶回路の回路規模を小型できるととも
に、各データの管理、識別が容易に行える効果がある。

【図面の簡単な説明】

【図１】請求項（１）の発明の一実施例によるメモリ記
憶回路の構成を示すブロック図である。

【図２】請求項（１）の発明の一実施例によるメモリ記
憶回路におけるメモリの構成を示す図である。

【図３】請求項（２）の発明の一実施例によるメモリ記
憶回路の構成を示すブロック図である。

【図４】請求項（２）の発明の一実施例によるメモリ記
憶回路におけるメモリの構成を示す図である。

【図５】請求項（３）の発明の一実施例によるメモリ記
憶回路の構成を示すブロック図である。

【図６】従来のメモリ記憶回路の構成を示すブロック図
である。

【図７】従来のメモリ記憶回路における各メモリの構成
を示す図である。

【符号の説明】

１　　サンプリングデータ２　　ランダムデータ３ｃ　　タイマ回路４　　データ書込み回路５　　カウンタ回路１１　　レジスタ回路１２ａ，１２ｂ　　メモリ

Claims

【特許請求の範囲】

【請求項１】　　予め等分割してブロック化を行い、該
各ブロックごとに定期的にサンプリングしたサンプリン
グデータとともに、今回サンプリングから次回サンプリ
ングまでに不定期に発生するランダムデータの２種類の
データを一組としてそれぞれ時刻を対応付けて格納する
メモリと、前記メモリに格納する時刻として、サンプリ
ング時刻及び該サンプリング時刻からランダム発生まで
の経過時刻を生成するタイマ回路と、前記不定期に発生
するランダムデータを、前記タイマ回路により生成され
た経過時刻とともに、一旦格納するレジスタ回路と、前
記タイマ回路の起動指示に従って前記メモリへの書込み
アドレスを生成するカウンタ回路と、前記タイマ回路の
起動指示に従って前記カウンタ回路が生成したメモリ上
のアドレスに、前記サンプリングデータ及びランダムデ
ータを書き込むデータ書込み回路とを備えたメモリ記憶
回路。
【請求項２】　　予め等分割してブロック化を行い、該
各ブロックごとに定期的にサンプリングした複数のサン
プリングデータとともに、今回サンプリングから次回サ
ンプリングまでに不定期に発生する複数のランダムデー
タの２種類のデータを一組としてそれぞれ時刻を対応付
けて格納するメモリと、前記メモリに格納する時刻とし
て、サンプリング時刻及び該サンプリング時刻からラン
ダム発生までの経過時刻を生成するタイマ回路と、前記
不定期に発生する複数のランダムデータを、前記タイマ
回路により生成された経過時刻とともに、それぞれが一
旦格納する複数のレジスタ回路と、前記タイマ回路の起
動指示に従って前記メモリへの書込みアドレスを生成す
るカウンタ回路と、前記タイマ回路の起動指示に従って
前記カウンタ回路が生成したメモリ上のアドレスに、前
記複数のサンプリングデータ及び複数のランダムデータ
をそれぞれ書込むデータ書込み回路とを備えたメモリ記
憶回路。
【請求項３】　　予め等分割してブロック化を行い、該
各ブロックごとに定期的にサンプリングしたサンプリン
グデータとともに、今回サンプリングから次回サンプリ
ングまでに不定期に発生するランダムデータの２種類の
データを一組としてそれぞれ時刻を対応付けて格納する
メモリとしてＦＩＦＯメモリか、あるいはシフトレジス
タを用い、前記ＦＩＦＯメモリあるいはシフトレジスタ
に格納する時刻として、サンプリング時刻及び該サンプ
リング時刻からランダム発生までの経過時刻を生成する
タイマ回路と、前記不定期に発生するランダムデータを
、前記タイマ回路により生成された経過時刻とともに、
一旦格納するレジスタ回路と、前記タイマ回路の起動指
示に従って前記サンプリングデータ及びランダムデータ
を、前記ＦＩＦＯメモリあるいはシフトレジスタに順次
書込むデータ書込み回路とを備えたメモリ記憶回路。