JPS58215567A - 矩形波制御回路 - Google Patents
矩形波制御回路Info
- Publication number
- JPS58215567A JPS58215567A JP9972182A JP9972182A JPS58215567A JP S58215567 A JPS58215567 A JP S58215567A JP 9972182 A JP9972182 A JP 9972182A JP 9972182 A JP9972182 A JP 9972182A JP S58215567 A JPS58215567 A JP S58215567A
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- JP
- Japan
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- output
- latch
- input
- timing
- reference clock
- Prior art date
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- Granted
Links
- 230000007423 decrease Effects 0.000 claims abstract description 13
- 238000005259 measurement Methods 0.000 abstract description 11
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 241000700159 Rattus Species 0.000 description 2
- 235000015115 caffè latte Nutrition 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
- G01R23/06—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage by converting frequency into an amplitude of current or voltage
- G01R23/09—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage by converting frequency into an amplitude of current or voltage using analogue integrators, e.g. capacitors establishing a mean value by balance of input signals and defined discharge signals or leakage
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Unknown Time Intervals (AREA)
- Measuring Frequencies, Analyzing Spectra (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プログラムで設定された値に基づいてパルス
の出力タイミングを作り、さらに、外部から入力するパ
ルスの入力タイミングを測定する矩形波制御回路に関す
る。
の出力タイミングを作り、さらに、外部から入力するパ
ルスの入力タイミングを測定する矩形波制御回路に関す
る。
パルス信号で制御される制御システムは通常パルスの入
力タイミングやパルスの幅、パルスの個数で制御される
。この高度に制御されたパルス信号を発生する時には、
基準クロックになる特別な基本クロックを計数して必要
なタイミングを発生する基準クロック計数回路が使われ
ている。
力タイミングやパルスの幅、パルスの個数で制御される
。この高度に制御されたパルス信号を発生する時には、
基準クロックになる特別な基本クロックを計数して必要
なタイミングを発生する基準クロック計数回路が使われ
ている。
従来使用されている基準クロック計数回路を第１図のブ
ロック図及び第２図から第４図のタイミングチャートを
参照して説明する。
ロック図及び第２図から第４図のタイミングチャートを
参照して説明する。
第１図のブロック図においてインクリメンタ１−〇は基
準クロックが入力する毎にカウンタクラッチ１−１の内
容を＋１だけ増加させる。比較レジスタ１−２には内部
データバス１−３を介してパルス信号の出力タイミング
に和尚する比較データが格納される。比較器１−４はア
ップカウンタ１−１内のカウント値と比較レジスタ１−
２内の比較データを常時比較し、両者が一致するとパル
ス回路１−５に一致信号を出力する。パルス出力回路１
−５は一致信号が入力する毎に出力端子１−６の出力状
態を変化させると同時にカウンタラッチ１−１のクリア
の制御を行なう。転送ゲート１−８は入力端子１−９に
外部パルス信号が入力するとカウンタラッチ１−１の内
容を入力レジスタ１−７に転送し、入力レジスタ１−７
はこの外部パルス信号が入力したタイミングを保持する
。
準クロックが入力する毎にカウンタクラッチ１−１の内
容を＋１だけ増加させる。比較レジスタ１−２には内部
データバス１−３を介してパルス信号の出力タイミング
に和尚する比較データが格納される。比較器１−４はア
ップカウンタ１−１内のカウント値と比較レジスタ１−
２内の比較データを常時比較し、両者が一致するとパル
ス回路１−５に一致信号を出力する。パルス出力回路１
−５は一致信号が入力する毎に出力端子１−６の出力状
態を変化させると同時にカウンタラッチ１−１のクリア
の制御を行なう。転送ゲート１−８は入力端子１−９に
外部パルス信号が入力するとカウンタラッチ１−１の内
容を入力レジスタ１−７に転送し、入力レジスタ１−７
はこの外部パルス信号が入力したタイミングを保持する
。
入力レジスタ１−７のデータは内部データバス１−３を
介して読み出す事ができる。
介して読み出す事ができる。
第２図、第３図、第４図はそれぞれ入力端子１−９より
入力する矩形波の周期を計測する場合、出力端子１−６
から制御用のパルスを出力する場合、画処理を同時に行
なう場合のタイミングチャートである。
入力する矩形波の周期を計測する場合、出力端子１−６
から制御用のパルスを出力する場合、画処理を同時に行
なう場合のタイミングチャートである。
周期計測では第２図のタイミングチャートにおいて、入
力端子１−９にｔｌのタイミングで矩形波の第１の立ち
上がりエツジが入力すると、転送ゲート１−８が開き、
カウンタラッテ１−１の１゜における第１のカウント値
が入力レジスタ】−７に転送される。同様に、次のｔ２
のタイミングで第２の立ち上がりエツジが入力すると、
カウンタラッチ１−１の１２における第２のカウント値
が入力レジスタ１−７に転送される。矩形波の周期Ｔ！
は、この第１．第２のカウント値の差を計ｑ−して得ら
れる。パルス出力では第１図のブロック図と、第３図の
タイミングチャートにおいて、周期Ｔ２の１／２に相当
する比較データが比較レジスタ１−２に格納されている
。カウンタラッチ１−１と比較レジスタ１−２の内容が
比較器１−４で比較され、ｔ３のタイミングで第１の一
致を検出すると一致信号をパルス出力回路１−５と出力
する。パルス出力回路１−５はこの一致信号に同期して
出力端子１−６への出力レベルを変化させると同時にカ
ウンタラッテ１−１をクリアする。
力端子１−９にｔｌのタイミングで矩形波の第１の立ち
上がりエツジが入力すると、転送ゲート１−８が開き、
カウンタラッテ１−１の１゜における第１のカウント値
が入力レジスタ】−７に転送される。同様に、次のｔ２
のタイミングで第２の立ち上がりエツジが入力すると、
カウンタラッチ１−１の１２における第２のカウント値
が入力レジスタ１−７に転送される。矩形波の周期Ｔ！
は、この第１．第２のカウント値の差を計ｑ−して得ら
れる。パルス出力では第１図のブロック図と、第３図の
タイミングチャートにおいて、周期Ｔ２の１／２に相当
する比較データが比較レジスタ１−２に格納されている
。カウンタラッチ１−１と比較レジスタ１−２の内容が
比較器１−４で比較され、ｔ３のタイミングで第１の一
致を検出すると一致信号をパルス出力回路１−５と出力
する。パルス出力回路１−５はこの一致信号に同期して
出力端子１−６への出力レベルを変化させると同時にカ
ウンタラッテ１−１をクリアする。
カウンタラッテ１−１け杓び０がら基準クロックの入力
毎に増加する。次に、比較器１−４が１４のタイミング
で第２の一致を検出すると、パルス出力回路１−５は出
方端子１−６への出力１／ペルを変化させ、同時にカウ
ンタラッチ１−１ｆｆｉクリアする。上記動作を繰り返
し出力端子１−６からは一致検出毎にレベルが変化する
矩形波が出力される。
毎に増加する。次に、比較器１−４が１４のタイミング
で第２の一致を検出すると、パルス出力回路１−５は出
方端子１−６への出力１／ペルを変化させ、同時にカウ
ンタラッチ１−１ｆｆｉクリアする。上記動作を繰り返
し出力端子１−６からは一致検出毎にレベルが変化する
矩形波が出力される。
通常のパルス制御では前述の矩形波に対する周期計測の
様な測定と矩形波出力のうち片方１が行なわれない場合
は非常に希であり、パルス制御の制御対象が複雑化する
ほど測定とパルス出力を同時に処理する必要性が増す。
様な測定と矩形波出力のうち片方１が行なわれない場合
は非常に希であり、パルス制御の制御対象が複雑化する
ほど測定とパルス出力を同時に処理する必要性が増す。
従来の基準クロアク計数回路を使用して前述の周期計測
とパルス出力を同時に行なう時の動作を第４図のタイミ
ングチャートを参照して説明する。
とパルス出力を同時に行なう時の動作を第４図のタイミ
ングチャートを参照して説明する。
周期の測定の方法は第２図のタイミングチャートで説明
した方法とまったく同様である。パルスの出力方法はカ
ウンタラッチ１−１が基準クロックをカウントアツプし
て周期計測を行なっている為に比較器】−４から出力す
る一致信号に同期してカウンタラッチ１−１をクリアす
る事ができず、以下の様に別の方法でパルス出力を行な
っている。
した方法とまったく同様である。パルスの出力方法はカ
ウンタラッチ１−１が基準クロックをカウントアツプし
て周期計測を行なっている為に比較器】−４から出力す
る一致信号に同期してカウンタラッチ１−１をクリアす
る事ができず、以下の様に別の方法でパルス出力を行な
っている。
比較器１−４がカウンタラッチ１−１と比較レジスタ１
−２との第１の一致を１６のタイミングで検出すると、
−パルス出力回路１−５はこのタイミングで出力端子１
−６の出力レベルを変化させる。
−２との第１の一致を１６のタイミングで検出すると、
−パルス出力回路１−５はこのタイミングで出力端子１
−６の出力レベルを変化させる。
但しカウンタラッチ１−１のクリアは行なわない。
この時、’６に同期して発生する割込みを利用して第２
の一致が発生するべきｔ７のタイミングに対応する比較
データを得る為に比較レジスタ１−２内に格納されてい
るタイミングｔ６に対応するデータと、同期Ｔ２の１／
２に相当するデータとを加算し、この加算結果を第２の
一致に対する比較データとして新たに比較レジスタ１−
２に設定する。次の１７のタイミングに同期して第２の
一致信号を検出すると、今度はｔ８のタイミングに相当
する比較データを計算して再び比較レジスタ］−２に格
納し、以下同じ動作を繰り返す。
の一致が発生するべきｔ７のタイミングに対応する比較
データを得る為に比較レジスタ１−２内に格納されてい
るタイミングｔ６に対応するデータと、同期Ｔ２の１／
２に相当するデータとを加算し、この加算結果を第２の
一致に対する比較データとして新たに比較レジスタ１−
２に設定する。次の１７のタイミングに同期して第２の
一致信号を検出すると、今度はｔ８のタイミングに相当
する比較データを計算して再び比較レジスタ］−２に格
納し、以下同じ動作を繰り返す。
まだ測定として周期測定を例にして説１明したが、パル
ス幅の測定、パルス入力タイミングの測定の場合も同様
に入力レジスタエ−７に保持されたデータを処理して得
られる。
ス幅の測定、パルス入力タイミングの測定の場合も同様
に入力レジスタエ−７に保持されたデータを処理して得
られる。
以上説明した様に従来の基準クロック計数回路で外部パ
ル□スに対する各種の計測と制御パルス信号の出力を同
時に行なう場合には矩形波出力の変化タイミングを示す
一致信号が発生する毎に次の一致の準備として、新しく
比較データを設定し直さなければならないという第１の
欠点と、矩形波出力タイミングの発生方法が７リーラン
ニングのアップカウンタのカウント値を基本とした制御
である為、比較レジスタに設定する比較データは単純に
矩形波の周期と対応するデータではなく、常に、以前の
比較データを加算した値を設定し、アップカウンタのカ
ウント値に対する重みづけをしなければならないという
第２の欠点き、アップカウンタと比較レジスタの他に、
両者の一致を検出する為に比較器を必要とし、ハードウ
ェアを増大させるという第３の欠点があった。
ル□スに対する各種の計測と制御パルス信号の出力を同
時に行なう場合には矩形波出力の変化タイミングを示す
一致信号が発生する毎に次の一致の準備として、新しく
比較データを設定し直さなければならないという第１の
欠点と、矩形波出力タイミングの発生方法が７リーラン
ニングのアップカウンタのカウント値を基本とした制御
である為、比較レジスタに設定する比較データは単純に
矩形波の周期と対応するデータではなく、常に、以前の
比較データを加算した値を設定し、アップカウンタのカ
ウント値に対する重みづけをしなければならないという
第２の欠点き、アップカウンタと比較レジスタの他に、
両者の一致を検出する為に比較器を必要とし、ハードウ
ェアを増大させるという第３の欠点があった。
本発明は上記の欠点を除去し、ハードウェア量も最小限
に留めた基準クロック計数回路の提供を目的とする。
に留めた基準クロック計数回路の提供を目的とする。
本発明の矩形波制御回路は、基準クロックの計数値を保
持する第１のラッチと、出力矩形波の出力タイミング値
を保持する第２のラッチと基準クロックが入力する毎に
時分割で、第１のラッチの内容と第２のラッチの内容を
１づつ増加または減少させる単一の増減器を有し、入力
矩形波の入力タイミングをその矩形波がλカした時点で
の第１のラッチの内容で測定し、出力矩形波の出力タイ
ミングを第２のラッチに保持された出力タイミングに対
応するデータのオーバーフローまたはアンダーフローで
発生する事を特徴とする。
持する第１のラッチと、出力矩形波の出力タイミング値
を保持する第２のラッチと基準クロックが入力する毎に
時分割で、第１のラッチの内容と第２のラッチの内容を
１づつ増加または減少させる単一の増減器を有し、入力
矩形波の入力タイミングをその矩形波がλカした時点で
の第１のラッチの内容で測定し、出力矩形波の出力タイ
ミングを第２のラッチに保持された出力タイミングに対
応するデータのオーバーフローまたはアンダーフローで
発生する事を特徴とする。
本発明の実施例を第５図のブロック図から第７図のタイ
ミングチャートを参照して説明する。
ミングチャートを参照して説明する。
第５図のブロック図において、第１０カウンタラッチ１
−１．内部バス１−３．パルス出力回路１−５．出力端
子１−６．入力レジスタ１−７゜第１の転送ゲー）１−
８．入力端子１−９は第１図のブロック図で説明したも
のと同様である。増減器２−０は制御回路２−１の制御
で時分割で動作し基準クロックが入力した時に第１のカ
ウンタラッチ１−１の内容を１だけ増し、さらに第２の
カウンタラッテ２−２の内容を１だけ減少させる。
−１．内部バス１−３．パルス出力回路１−５．出力端
子１−６．入力レジスタ１−７゜第１の転送ゲー）１−
８．入力端子１−９は第１図のブロック図で説明したも
のと同様である。増減器２−０は制御回路２−１の制御
で時分割で動作し基準クロックが入力した時に第１のカ
ウンタラッチ１−１の内容を１だけ増し、さらに第２の
カウンタラッテ２−２の内容を１だけ減少させる。
カウントレジスタ２−３には内部データバス１−３を介
して、パルス信号の幅に相当するデータが格納される。
して、パルス信号の幅に相当するデータが格納される。
パルス出力回路は第２のカウンタラッチ２−２の内容の
ディクリメントで、ボローが出力された時に、出力端子
１−６の出力状態を変化させると同時に、出力端子１−
６の出力状態を変化させると同時に、第２の転送ゲート
２−４を開き、カウントレジスタ２−３の内容を第２の
カウンタクラッチに転送する。
ディクリメントで、ボローが出力された時に、出力端子
１−６の出力状態を変化させると同時に、出力端子１−
６の出力状態を変化させると同時に、第２の転送ゲート
２−４を開き、カウントレジスタ２−３の内容を第２の
カウンタクラッチに転送する。
つぎに第６図のタイミングチャートを参照して本発明に
基づく基準クロック計数回路の動作を説明する。増減器
２−０は制御回路２−１から出力される制御信号により
時分割で使用され、ｔ６のタイミングで基準クロックが
入力した場合、制御信号がハイレベルの期間で第１のカ
ウンタラッチ１−１の内容を１だけ増加させ、続くロウ
レベルの期間で第２のカウンタラッチ２−２の内容を１
だけ減少させる。次のｔ７のタイミングで再び基準クロ
ックが入力すると再び上述の動作を繰り返す。
基づく基準クロック計数回路の動作を説明する。増減器
２−０は制御回路２−１から出力される制御信号により
時分割で使用され、ｔ６のタイミングで基準クロックが
入力した場合、制御信号がハイレベルの期間で第１のカ
ウンタラッチ１−１の内容を１だけ増加させ、続くロウ
レベルの期間で第２のカウンタラッチ２−２の内容を１
だけ減少させる。次のｔ７のタイミングで再び基準クロ
ックが入力すると再び上述の動作を繰り返す。
本発明に基づく基準クロック計数回路を使って、周期計
測とパルス出力を同時に行う時の動作を第７図のタイミ
ングチャートを参照して説明する。
測とパルス出力を同時に行う時の動作を第７図のタイミ
ングチャートを参照して説明する。
周期の測定の方法は第２図のタイミングチャートで説明
した方法とまったく同様であり、’１のタイミングで入
力レジスタ１〜７に保持される第１のカウンタラッチ１
−１内に第１のカウント値と、ｔ２のタイミングで保持
される第２のカウント値の差を計算する事により得られ
る。パルス出力では次の動作が行なわれる。カウントレ
ジスタ２−３には出力パルス周期Ｔ２の１／２に相当す
るデータが格納されている。増減器２−０は基準クロッ
クが入力する毎に第２のカウンタラッチ２−２の内容を
１づつ減少させる。減少の結果ｔ６のタイミングで第１
のボローが出力されるとこのボロー信号をパルス出力回
路１−５に出力する。パルス出力回路１−５はこのポロ
ー信号に同期して出力端子１−６の出力レベルを変化さ
せると同時に、第２の転送ゲート２−４を開きカウント
レジスタ２−３の内容が第２のカウンタラッチ２−２に
転送される。再び、第２のカウンタラッチは基準りロッ
ク毎に１づつ減少される。増減器２−０が次のｔ７のタ
イミングで第２のボローを出力すると、再び上記と同じ
動作の繰り返し出力端子１−６からはボロー信号毎にレ
ベルが変化する矩形波が出力される。
した方法とまったく同様であり、’１のタイミングで入
力レジスタ１〜７に保持される第１のカウンタラッチ１
−１内に第１のカウント値と、ｔ２のタイミングで保持
される第２のカウント値の差を計算する事により得られ
る。パルス出力では次の動作が行なわれる。カウントレ
ジスタ２−３には出力パルス周期Ｔ２の１／２に相当す
るデータが格納されている。増減器２−０は基準クロッ
クが入力する毎に第２のカウンタラッチ２−２の内容を
１づつ減少させる。減少の結果ｔ６のタイミングで第１
のボローが出力されるとこのボロー信号をパルス出力回
路１−５に出力する。パルス出力回路１−５はこのポロ
ー信号に同期して出力端子１−６の出力レベルを変化さ
せると同時に、第２の転送ゲート２−４を開きカウント
レジスタ２−３の内容が第２のカウンタラッチ２−２に
転送される。再び、第２のカウンタラッチは基準りロッ
ク毎に１づつ減少される。増減器２−０が次のｔ７のタ
イミングで第２のボローを出力すると、再び上記と同じ
動作の繰り返し出力端子１−６からはボロー信号毎にレ
ベルが変化する矩形波が出力される。
以上説明した様に本発明に基づく基準クロック計数回路
は外部パルスに対する種々の計測と、制御パルス信号の
出力を同時しかも簡単に処理できる。特に、制御用パル
ス信号の出力においてはカウントレジスタに設定するデ
ータは、基準クロックのダウンカウントを基本とする為
、従来のようなアップカウントに対する重みづけの必要
がない。
は外部パルスに対する種々の計測と、制御パルス信号の
出力を同時しかも簡単に処理できる。特に、制御用パル
ス信号の出力においてはカウントレジスタに設定するデ
ータは、基準クロックのダウンカウントを基本とする為
、従来のようなアップカウントに対する重みづけの必要
がない。
また出力レベルが変化する毎に設定側を更新する必要も
なく、ソフトウェアの手間の大幅な軽減が可能である。
なく、ソフトウェアの手間の大幅な軽減が可能である。
また、ハードウェア量においても、カウンタと比較レジ
スタの一致を検出する比較器が不要となり、従来に比較
して、ハードウェアも大幅に減少させる事が可能であり
、複雑なパルス信号処理機能を持つ１チツズ、マイクロ
コンピュータに対しては実用効果が非常に太きい。
スタの一致を検出する比較器が不要となり、従来に比較
して、ハードウェアも大幅に減少させる事が可能であり
、複雑なパルス信号処理機能を持つ１チツズ、マイクロ
コンピュータに対しては実用効果が非常に太きい。
第１図は従来の矩形波制御回路を示すブロック図、第２
図、第３図、第４図は第１図の動作を示すタイミング図
、第５図は本発明の実施例を示すブロック図、第６図、
第７図は第５図の動作を示すタイミング図である。 １−０・・・・・インクリメンタ、１−１・・・・・・
第１のカウンタラッテ、１−２°・°゛°°比較レジス
タ、１−３・・・・・・データバス、１−４・・・・・
・比較器、１−５・・・・・・パルス出力回路、１−６
・・・・・・出力端子、１−７・・・・・・入力レジス
タ、１−８・・・・・・第１の転送ゲート。 １−９・・・・・・入力端子、２−ｏ・・・・・・増減
器、２−１・・・・・・制御回路、２−２・・・・・・
第２のカウンタラッテ、２−３・・・・・カウントレジ
スタ、２−４・・・・・・第２の転送ゲート。 ノ −３ ：、￥’＜、、＝ ｔ ｌン１
図、第３図、第４図は第１図の動作を示すタイミング図
、第５図は本発明の実施例を示すブロック図、第６図、
第７図は第５図の動作を示すタイミング図である。 １−０・・・・・インクリメンタ、１−１・・・・・・
第１のカウンタラッテ、１−２°・°゛°°比較レジス
タ、１−３・・・・・・データバス、１−４・・・・・
・比較器、１−５・・・・・・パルス出力回路、１−６
・・・・・・出力端子、１−７・・・・・・入力レジス
タ、１−８・・・・・・第１の転送ゲート。 １−９・・・・・・入力端子、２−ｏ・・・・・・増減
器、２−１・・・・・・制御回路、２−２・・・・・・
第２のカウンタラッテ、２−３・・・・・カウントレジ
スタ、２−４・・・・・・第２の転送ゲート。 ノ −３ ：、￥’＜、、＝ ｔ ｌン１
Claims (1)
- 基準クロックの計数値を保持する第１のラッチと、出力
矩形波の出力タイミング値を保持する第２のラッチと前
記基準クロックが入力する毎に、時分割で使用し、前記
第１．第２のラッチの内容を１づつ増加または、減少さ
せる単一の増減器を有し、入力矩形波の入力タイミング
を、前記入力矩形波が入力した時点での前記第１のラッ
チの内容で測定し、出力矩形波の出力タイミングを、前
記第２のラッチに保持された前記出力タイミング値のオ
ーバーフローまだはアンダーフローで発生する事を特徴
とする矩形波制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9972182A JPS58215567A (ja) | 1982-06-10 | 1982-06-10 | 矩形波制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9972182A JPS58215567A (ja) | 1982-06-10 | 1982-06-10 | 矩形波制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215567A true JPS58215567A (ja) | 1983-12-15 |
| JPS6345547B2 JPS6345547B2 (ja) | 1988-09-09 |
Family
ID=14254933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9972182A Granted JPS58215567A (ja) | 1982-06-10 | 1982-06-10 | 矩形波制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002168890A (ja) * | 2000-11-30 | 2002-06-14 | Matsushita Electric Ind Co Ltd | 周波数検出方法、周波数検出装置および記録媒体 |
-
1982
- 1982-06-10 JP JP9972182A patent/JPS58215567A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002168890A (ja) * | 2000-11-30 | 2002-06-14 | Matsushita Electric Ind Co Ltd | 周波数検出方法、周波数検出装置および記録媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6345547B2 (ja) | 1988-09-09 |
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