JPS58215868A - フアクシミリ２次元冗長度抑圧符号・復号器用ラインメモリ回路 - Google Patents
フアクシミリ２次元冗長度抑圧符号・復号器用ラインメモリ回路Info
- Publication number
- JPS58215868A JPS58215868A JP9883082A JP9883082A JPS58215868A JP S58215868 A JPS58215868 A JP S58215868A JP 9883082 A JP9883082 A JP 9883082A JP 9883082 A JP9883082 A JP 9883082A JP S58215868 A JPS58215868 A JP S58215868A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- block
- line
- register
- pixel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/41—Bandwidth or redundancy reduction
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の属する分野の説明
本発明は、ファクシミリ２次元冗長度抑圧符号・復号器
に適用するラインメモリ回路の改良に関するものである
。
に適用するラインメモリ回路の改良に関するものである
。
（２） 従来の技術の説明
従来、ファクシミリ２次元冗長度抑圧符号・復号器２例
えば国際電信電話諮問委員会（ＣＣＩＴＴ）に於て電話
網用ファクシミリに対して、標準化されているモディフ
ァイドリード（Ｍｏｄ目ｉｅｄ Ｒｅａｄ。
えば国際電信電話諮問委員会（ＣＣＩＴＴ）に於て電話
網用ファクシミリに対して、標準化されているモディフ
ァイドリード（Ｍｏｄ目ｉｅｄ Ｒｅａｄ。
略してＭＲ）符号化方式の符号・復号器のラインメモリ
回路は、少なく表も符号化を行っている現走査線の１走
査線分の画信号を蓄積可能な容量を有するメモリ１と、
１走査線前に符号化された参照走査線の１走査線分の画
信号を蓄積可能な容量″を有するメモリ２とを具備し、
さらに画信号を連続的に入力する為に１走査線分の画信
ｉを蓄積可能な容量を有するメモリ３とを具備し、これ
らを順次メモリ１→メモリ２．メモリ２→メモリ３゜メ
モリ３→メモリ１と切替えて使用する構成となっていた
。このために１例えば１走査線を１７２８画素とすると
合計５１８４画素のメモリを必要とした。この構成のラ
インメモリを用いて符号又は復号器をＬＳＩ化する場合
、メモリに論理回路換算でおよそ３Ｋｇａｔｅを必要と
し、符号又は復号化の処理を行う論理回路に必要な約１
２Ｋｇａｔｅの約２５％に達し、１チツプのＬＳＩ上に
メモリと論理回路とを同時に具備させるのは困難であっ
た。そのため仮に符号又は復号の論理回路をＬＳＩ化し
たとしても、メモリを別チップのＬＳＩで構成すること
となり符号器又は復号器全体としては複数のチップを必
要とする欠点があった。また、符号又は復号の論理回路
ＬＳＩの端子として、メモリとの接続を可能とするアド
レス及びデータバスを１７２８画素の場合およそ１８端
子必要とし、ＬＳＩの端子構成が複雑となる欠点があっ
た。
回路は、少なく表も符号化を行っている現走査線の１走
査線分の画信号を蓄積可能な容量を有するメモリ１と、
１走査線前に符号化された参照走査線の１走査線分の画
信号を蓄積可能な容量″を有するメモリ２とを具備し、
さらに画信号を連続的に入力する為に１走査線分の画信
ｉを蓄積可能な容量を有するメモリ３とを具備し、これ
らを順次メモリ１→メモリ２．メモリ２→メモリ３゜メ
モリ３→メモリ１と切替えて使用する構成となっていた
。このために１例えば１走査線を１７２８画素とすると
合計５１８４画素のメモリを必要とした。この構成のラ
インメモリを用いて符号又は復号器をＬＳＩ化する場合
、メモリに論理回路換算でおよそ３Ｋｇａｔｅを必要と
し、符号又は復号化の処理を行う論理回路に必要な約１
２Ｋｇａｔｅの約２５％に達し、１チツプのＬＳＩ上に
メモリと論理回路とを同時に具備させるのは困難であっ
た。そのため仮に符号又は復号の論理回路をＬＳＩ化し
たとしても、メモリを別チップのＬＳＩで構成すること
となり符号器又は復号器全体としては複数のチップを必
要とする欠点があった。また、符号又は復号の論理回路
ＬＳＩの端子として、メモリとの接続を可能とするアド
レス及びデータバスを１７２８画素の場合およそ１８端
子必要とし、ＬＳＩの端子構成が複雑となる欠点があっ
た。
（３）発明の目的
本発明はこれらの欠点を解決するため、１走査線分の画
信号を蓄積可能な容量を有するメモｙＢと、１ｉｉ！ｉ
ｌ素又は数画素からなるブロックの１又は複数ブロック
分を蓄積可能な容量を有するメモリｂだけを用いてライ
ンメモリ回路を構成するようにしたもので、１走査線１
７２８画素の場合、論理回路換算で約ＩＫｇａｔｅと、
論理回路の約８％程度を費やすだけでラインメモリ回路
を実現できるようＫすることを目的としている。
信号を蓄積可能な容量を有するメモｙＢと、１ｉｉ！ｉ
ｌ素又は数画素からなるブロックの１又は複数ブロック
分を蓄積可能な容量を有するメモリｂだけを用いてライ
ンメモリ回路を構成するようにしたもので、１走査線１
７２８画素の場合、論理回路換算で約ＩＫｇａｔｅと、
論理回路の約８％程度を費やすだけでラインメモリ回路
を実現できるようＫすることを目的としている。
以下図面について詳細に説明する。
（４） 発明の構成および作用の説明第１図はＭＲ符
号器に用いた本発明の実施例であって、１は１走査線分
の画信号を蓄積可能な容量を有するメモリ８，２は４画
素を１ブロツクとした１ブロツク分の画信号を蓄積可能
なメモリｂ。
号器に用いた本発明の実施例であって、１は１走査線分
の画信号を蓄積可能な容量を有するメモリ８，２は４画
素を１ブロツクとした１ブロツク分の画信号を蓄積可能
なメモリｂ。
５はメモリａおよびメモリｂのブロックを示すアドレス
ポインタ、４ａはＭＲ符号器、５ａは入力画信号を４画
素ずつ直並列変換して入力するシフトレジスタ、６は画
信号りｐツク４クロック毎の割込を表示するカウンタ、
７は画信号入力の可・不可を示すラッチ、８はメモリｂ
用のアドレスレジスタ、９はメモリａ用書込アドレスレ
ジスタ。
ポインタ、４ａはＭＲ符号器、５ａは入力画信号を４画
素ずつ直並列変換して入力するシフトレジスタ、６は画
信号りｐツク４クロック毎の割込を表示するカウンタ、
７は画信号入力の可・不可を示すラッチ、８はメモリｂ
用のアドレスレジスタ、９はメモリａ用書込アドレスレ
ジスタ。
１０はメモリａ用読出アドレスレジスタ、１１は変化点
アドレスａ（ルジスタ、１２は変化点アドレスａＩレジ
スタ、１３は変化点アドレスａ、レジスタ。
アドレスａ（ルジスタ、１２は変化点アドレスａＩレジ
スタ、１３は変化点アドレスａ、レジスタ。
１４は変化点アドレスｂｌレジスタ、１５は変化点アド
レスｂ２レジスタ、１６は１のメモリａと２のメモリｂ
と３のメモリのアドレスポインタと４８のＭＲ符号器と
５８のシフトレジスタとを結ぶデータバス、１７はメモ
リのアドレスポインタへの書込制御線、１８はメモリａ
やメモリｂへのアドレスバス、１９はメモリａやメモリ
ｂへの書込制御線、２０はメモリａやメモリｂへの読出
制御線。
レスｂ２レジスタ、１６は１のメモリａと２のメモリｂ
と３のメモリのアドレスポインタと４８のＭＲ符号器と
５８のシフトレジスタとを結ぶデータバス、１７はメモ
リのアドレスポインタへの書込制御線、１８はメモリａ
やメモリｂへのアドレスバス、１９はメモリａやメモリ
ｂへの書込制御線、２０はメモリａやメモリｂへの読出
制御線。
２１は割込制御線、２２は出力線、２３ａは入力画信号
、２４は画信号クロック、２５ａは画信号入力可表示線
である。
、２４は画信号クロック、２５ａは画信号入力可表示線
である。
第２図は第１図の実施例における画信号のメモリへの書
込み読出しのための説明図であって、１走査線の画素数
が２８画素、７ブロツクの場合を示している。３０は参
照走査線、３１は現走査線。
込み読出しのための説明図であって、１走査線の画素数
が２８画素、７ブロツクの場合を示している。３０は参
照走査線、３１は現走査線。
３２ａは２メモリｂに蓄積されるブロックである。
第１図の実施例の動作を第２図に従って説明する。
画信号１走査線の符号化が行われる前にはすでに３０参
照走査線全画素が１メモリａＫ蓄積されている。ページ
の開始時には１メモリａには全白が蓄積されている。ま
た、４ａＭＲ符号器は、９メモリａ用書込アドレスレジ
スタ、１０メモリａ用読出アドレスレジスタを第１ブロ
ツクにセットする。
照走査線全画素が１メモリａＫ蓄積されている。ページ
の開始時には１メモリａには全白が蓄積されている。ま
た、４ａＭＲ符号器は、９メモリａ用書込アドレスレジ
スタ、１０メモリａ用読出アドレスレジスタを第１ブロ
ツクにセットする。
各ステップとも２画信号の入力は２４画信号クロックを
６カウンタでに分周して、２１割込制御線により４ ａ
Ｍ Ｒ符号器に割込をかけるととＫより行う。４ａＭ
Ｒ符号器は、２３８入力画信号より入力されブロック毎
に直並列変換されて５ｇシフトレジスタに蓄積された１
ブロック分の画信号を９メモリａ用書込アドレスレジス
タの示す１メモＩＪ ｇのブロックに書込む。また４
ａ Ｍ Ｒ符号器は、９メモリａ用書込アドレスレジス
タ、１０ａメモリａ用読出アドレスレジスタａの示すブ
ロックを比較して、９メモリａ用書込アドレスレジスタ
の示すブロックが１０ａメモリａ用読出アドレスレジス
タａの示すブロックを越えないように検査する。９メモ
リａ用書込アドレスレジスタの示すブロックが１０１１
メモリａ用読出アドレスレジスタａの示すブロックを越
える直前に、４ａＭＲ符号器は、２２出力線を介して７
ラツチにより。
６カウンタでに分周して、２１割込制御線により４ ａ
Ｍ Ｒ符号器に割込をかけるととＫより行う。４ａＭ
Ｒ符号器は、２３８入力画信号より入力されブロック毎
に直並列変換されて５ｇシフトレジスタに蓄積された１
ブロック分の画信号を９メモリａ用書込アドレスレジス
タの示す１メモＩＪ ｇのブロックに書込む。また４
ａ Ｍ Ｒ符号器は、９メモリａ用書込アドレスレジス
タ、１０ａメモリａ用読出アドレスレジスタａの示すブ
ロックを比較して、９メモリａ用書込アドレスレジスタ
の示すブロックが１０ａメモリａ用読出アドレスレジス
タａの示すブロックを越えないように検査する。９メモ
リａ用書込アドレスレジスタの示すブロックが１０１１
メモリａ用読出アドレスレジスタａの示すブロックを越
える直前に、４ａＭＲ符号器は、２２出力線を介して７
ラツチにより。
２５ａ画信号入力可表示を不可とする。１度不可表示を
行った７ラツチは、１０ａメモリｇ用読出アドレスレジ
スタのブロックａを増加する際に可表示にもどされる。
行った７ラツチは、１０ａメモリｇ用読出アドレスレジ
スタのブロックａを増加する際に可表示にもどされる。
２５ａ画信号きカ可表示線が不可を示している間は、２
４画信号クロックが停止され画信号は入力されない。
４画信号クロックが停止され画信号は入力されない。
（ステップ１）
４ａＭＲ符号器は１走査線の符号化を開始すると、５０
参照走査線の変化点アドレスｂｌ、ｂ、の検出をまず行
う。それＫは１０ａメモリａ用読出アドレスレジスタａ
の内容を、１７メモリのアドレスポインタへの書込制御
線を用いて、３メモリのアドレスポインタへ出力する。
参照走査線の変化点アドレスｂｌ、ｂ、の検出をまず行
う。それＫは１０ａメモリａ用読出アドレスレジスタａ
の内容を、１７メモリのアドレスポインタへの書込制御
線を用いて、３メモリのアドレスポインタへ出力する。
Ｒａはブロック１を示しており１８アドレスバスにより
１メモリａへ出力される。
１メモリａへ出力される。
次に４ａＭＲ符号器は、２０メモリ８の読出制御線を用
いて、１メモリ■のブロック１より、１６データバスを
介して４ａＭＲ符号器へ１ブロック分の画素を入力する
。
いて、１メモリ■のブロック１より、１６データバスを
介して４ａＭＲ符号器へ１ブロック分の画素を入力する
。
４ａＭＲ符号器は、ブロック１中の変化点を検査する。
第２図の場合は、３０参照走査線のブロック１には変化
点は無い。４ａＭＲ符号器は１０ａメモリａ用読出アド
レスレジスタａの内容を１増加し。
点は無い。４ａＭＲ符号器は１０ａメモリａ用読出アド
レスレジスタａの内容を１増加し。
ブロック２を示す。４ａ ＭＲ符号器はブロック１の場
合と同様に、ブロック２を入力してブロック２中の変化
点を検査する。このようにしてブロック内に変化点が検
出されるまでくり返す。第２図の場合、ブロック３内の
画素１１．１２に変化点が検出され、１４変化点アドレ
スｂｌレジスタ、１５変化点アドレスｂ２レジスタに画
素１１．１２のアドレスが蓄積される。変化点検出が終
ったとき４ａＭＲ符号器はｂ２を検出したブロック、つ
まり最後に読出したブロック３を２８メモリｂＫ書込む
。
合と同様に、ブロック２を入力してブロック２中の変化
点を検査する。このようにしてブロック内に変化点が検
出されるまでくり返す。第２図の場合、ブロック３内の
画素１１．１２に変化点が検出され、１４変化点アドレ
スｂｌレジスタ、１５変化点アドレスｂ２レジスタに画
素１１．１２のアドレスが蓄積される。変化点検出が終
ったとき４ａＭＲ符号器はｂ２を検出したブロック、つ
まり最後に読出したブロック３を２８メモリｂＫ書込む
。
４ａＭＲ符号器は１次に現ラインの変化点アドレスａｌ
、ａｇの検出を行う。参照走査線３０のブロック３まで
の読出しがすでに終了しているので。
、ａｇの検出を行う。参照走査線３０のブロック３まで
の読出しがすでに終了しているので。
１メモリＨのブロック１〜ブロツク３までの領域には前
述した割込みによる画信号入力により現走査線３１のブ
ロック１〜３ｔでか入力される。
述した割込みによる画信号入力により現走査線３１のブ
ロック１〜３ｔでか入力される。
４ａＭＲ符号器は、１０ｂメモリａ用読出アドレスレジ
スタｂを用いて、参照ラインに行ったと同様にブロック
毎に変化点を検出していく。第２図の場合、ブロック１
の画素５およびブロック３の画素１０に変化点が検出さ
れ、１２変化点アドレスａルジスタ、１３変化点アドレ
ス８３ Ｌ／ シスタに画素３，１０のアドレスが蓄積
される。変化点アドレスａｏは画素０である。変化点ア
ドレスａＱ ａｌａ３ ｂ＠ ｂ２が求まったのでＭＲ
符号化が可能である。
スタｂを用いて、参照ラインに行ったと同様にブロック
毎に変化点を検出していく。第２図の場合、ブロック１
の画素５およびブロック３の画素１０に変化点が検出さ
れ、１２変化点アドレスａルジスタ、１３変化点アドレ
ス８３ Ｌ／ シスタに画素３，１０のアドレスが蓄積
される。変化点アドレスａｏは画素０である。変化点ア
ドレスａＱ ａｌａ３ ｂ＠ ｂ２が求まったのでＭＲ
符号化が可能である。
この場合１ａｔ ｂｌｌ ＞３ ａｌ＜ｂ＊なので水
平モードｌ ａｎ ａｓ ｌ ＋ ｌ ａｔ ａｘ Ｉ
で符号化する。
平モードｌ ａｎ ａｓ ｌ ＋ ｌ ａｔ ａｘ Ｉ
で符号化する。
（ステップ２）
４ａＭＲ符号器は１つのモードの符号化が終了すると、
ふたたび、３０参照走査線の変化点アドレスｂ、、ｂ、
の検出を行う。これは前に符号化されたモードに従い行
われる。水平モードの符号化の場合はｏａｔ＜ｂｔとな
るまで＋’）１１ｂ２を１組として検出する。第２図の
場合、すてにａ２（ｂｌであるので参照走査線３０の変
化点検出は行われない。
ふたたび、３０参照走査線の変化点アドレスｂ、、ｂ、
の検出を行う。これは前に符号化されたモードに従い行
われる。水平モードの符号化の場合はｏａｔ＜ｂｔとな
るまで＋’）１１ｂ２を１組として検出する。第２図の
場合、すてにａ２（ｂｌであるので参照走査線３０の変
化点検出は行われない。
４ａＭＲ符号器は１次に現走査線３１の変化点検出を行
う。
う。
第２図の場合、１０ｂメモリａ用読出アドレスレジスタ
ーｂに従いブロック３が読出されるが、 ａ（１以外
の変化点は検出されない。しかし１０ｇメモリａ用読出
アドレスレジスターａＫより参照走査線のブロック３ま
でしか読出されていないので。
ーｂに従いブロック３が読出されるが、 ａ（１以外
の変化点は検出されない。しかし１０ｇメモリａ用読出
アドレスレジスターａＫより参照走査線のブロック３ま
でしか読出されていないので。
１０ｂメモリａ用読出アドレスレジスターｂＫ従った現
走査線の読出しはブロック３までとする。この場合ｒ
ｂｔ＜ ａｔであることが変化点アドレスａ１を検出
しなくても判別出来、パスモードで符号化できる。
走査線の読出しはブロック３までとする。この場合ｒ
ｂｔ＜ ａｔであることが変化点アドレスａ１を検出
しなくても判別出来、パスモードで符号化できる。
（ステップ３）
４ａＭＲ符号器はパスモードでの符号化の後はｂｘ、ｂ
ｔを１組として参照走査線のブロック４，５を検査し、
変化画素１５，１７ｔｌ−検出し、変化点アドレスｔｏ
、 ｂｘを各レジスタに蓄積する。次にブロック５を
上限として、現ラインの変化点検出を行い、変化画素ｊ
４，１７を検出し、変化点アトし・ス８１．８！を各レ
ジスタに蓄積する。この場合１ａ＋ｂｘｌ≦３であるの
で垂直モードとして符号化する。
ｔを１組として参照走査線のブロック４，５を検査し、
変化画素１５，１７ｔｌ−検出し、変化点アドレスｔｏ
、 ｂｘを各レジスタに蓄積する。次にブロック５を
上限として、現ラインの変化点検出を行い、変化画素ｊ
４，１７を検出し、変化点アトし・ス８１．８！を各レ
ジスタに蓄積する。この場合１ａ＋ｂｘｌ≦３であるの
で垂直モードとして符号化する。
（ステップ４）
４ａＭＲ符号器は垂直モードで符号化した後。
参照走査線の変化点検出は前ステップのｂ２をｂｌとし
て、ｂｌのみの検出を行う。第２図の場合、ブロック６
までを検査して、変化点アドレスｂ１．ｂ、が各レジス
タに蓄積される。
て、ｂｌのみの検出を行う。第２図の場合、ブロック６
までを検査して、変化点アドレスｂ１．ｂ、が各レジス
タに蓄積される。
また現走査線の変化点検出も垂直モードで符号化した後
は、＃ステップの幻を８１としてａ２のみの検出を行う
。この場合＋ ｆａｔ ｂｌｌ−０であり垂直モード
で符号化される。
は、＃ステップの幻を８１としてａ２のみの検出を行う
。この場合＋ ｆａｔ ｂｌｌ−０であり垂直モード
で符号化される。
（ステップ５）
（ステップ４）と同様に変化点ｂＩ ｔ）！ ＋ ａｌ
ａｆｉを検出できて＋１ａｌｔ）１１≦３であり垂直
モードで一符号化する。
ａｆｉを検出できて＋１ａｌｔ）１１≦３であり垂直
モードで一符号化する。
（ステップ６）
（ステップ４）と同様に変化点ｂ１ ｂ２ 、 ａｌ
ａｆｉを検出できる。ただしこの場合、第２９画素を仮
想変化点とする。この場合ｌ ａＱ ａｔｌ ｆａｔ
ａｗｌが水平モードで符号化される。現走査線の最終画
素が符号化されたので、−走査線の符号化が終了する。
ａｆｉを検出できる。ただしこの場合、第２９画素を仮
想変化点とする。この場合ｌ ａＱ ａｔｌ ｆａｔ
ａｗｌが水平モードで符号化される。現走査線の最終画
素が符号化されたので、−走査線の符号化が終了する。
このとき、１メモリａには第２図の現走査線３１のブロ
ック１〜７が蓄積されており次の走査線の符号化の際の
参照走査線として用いることができる。
ック１〜７が蓄積されており次の走査線の符号化の際の
参照走査線として用いることができる。
このように動作するので、１走査線分の画信号を蓄積可
能な容ダーを有するメモリａと、４画素からなる１ブロ
ツクを蓄積可能な容量を存するメモリｂだけを用いて、
ＭＲ符号器の２インメモリ回路を構成することができる
。
能な容ダーを有するメモリａと、４画素からなる１ブロ
ツクを蓄積可能な容量を存するメモリｂだけを用いて、
ＭＲ符号器の２インメモリ回路を構成することができる
。
本実施例では１ブロツクは４画素としたが、これは任意
の画素数とすることができる。またメモリｂは１ブロツ
クとしたが１ブロツク以上あれば本実施例と同様な動作
が可能であることは明らかである。
の画素数とすることができる。またメモリｂは１ブロツ
クとしたが１ブロツク以上あれば本実施例と同様な動作
が可能であることは明らかである。
第３図は、ＭＲ復号器に用いた本発明の実施例であって
、構成は第１−図のＭＲ符号器のラインメモリ回路と＃
′！は同じである。４ｂがＭＲ復号器。
、構成は第１−図のＭＲ符号器のラインメモリ回路と＃
′！は同じである。４ｂがＭＲ復号器。
２３ｂが出力画信号、２５ｂが画信号出力可表示線であ
る。
る。
第４図は、第５図の実施例における画信号のメモリへの
書込み読出しの説明図であって、第２図で符号化された
走査線の復号化を示している。
書込み読出しの説明図であって、第２図で符号化された
走査線の復号化を示している。
第３図の実施例の動作を第４図に従って説明する。画信
号１走査線の符号化が行われる前には。
号１走査線の符号化が行われる前には。
すでに３０参照走査線全画素が、１メモリＨに蓄積され
ている。ページの開始時には、１メモリａには全白が蓄
積されている。また、４ｂ復号器は。
ている。ページの開始時には、１メモリａには全白が蓄
積されている。また、４ｂ復号器は。
９メモリａ用書込アドレスレジスタ、１０メモリａ用読
出アドレスレジスタを第１ブロツクに４ツトする。
出アドレスレジスタを第１ブロツクに４ツトする。
各ステップとも画信号の出力は、２４画信号クロックを
、６カウンタでに分周して、２１割込制輝線により、４
ｂＭＲ復号器に割込をかけることにより行う。４１）Ｍ
Ｒ復号器は、ブロック毎に画信号を出力し、５ｂシフト
レジスタに出力する。
、６カウンタでに分周して、２１割込制輝線により、４
ｂＭＲ復号器に割込をかけることにより行う。４１）Ｍ
Ｒ復号器は、ブロック毎に画信号を出力し、５ｂシフト
レジスタに出力する。
５ｂシフトレジスタに蓄積された画信号は、２４画信号
クロックに同期して出力される。′＠１図のＭＲ符号器
の場合と異なり、１走査線の画信号の出力は、１メモリ
ａの゛書込・読出アドレスに関係なく出力できる。しか
し、４ｂＭＲ復号器が、復号した画信号を、１メモリａ
に書き込む場合には。
クロックに同期して出力される。′＠１図のＭＲ符号器
の場合と異なり、１走査線の画信号の出力は、１メモリ
ａの゛書込・読出アドレスに関係なく出力できる。しか
し、４ｂＭＲ復号器が、復号した画信号を、１メモリａ
に書き込む場合には。
９メモリａ用書込アドレスレジスタ、１０ａメモリａ用
読出しアドレスレジ・スタａの示すブロックを比較して
、９メモリａ用書込アドレスレジスタの示すブロックが
、１０ａメモリ８用読出アドレスレジスタａの示すブロ
ックを越えないようＫすることＫより、１メモリａへの
書込の再書不可を判別する。
読出しアドレスレジ・スタａの示すブロックを比較して
、９メモリａ用書込アドレスレジスタの示すブロックが
、１０ａメモリ８用読出アドレスレジスタａの示すブロ
ックを越えないようＫすることＫより、１メモリａへの
書込の再書不可を判別する。
（ステップ１）
４ｂ ＭＲ復号器は、１走査線の復号化を開始すると、
３−０参照走査線の変化点アドレスｂ、、ｂ、の検出を
まず行う。それには、１０ａメモリａ用読トレスポイン
タへの書込制御線を用いて、３メモ、りのアドレスポイ
ンタへ出力する。Ｒａはブロック１を示しており、１Ｂ
アドレスバスにより、１メモリａへ出力される。次に４
ｂＭＲ復号器社。
３−０参照走査線の変化点アドレスｂ、、ｂ、の検出を
まず行う。それには、１０ａメモリａ用読トレスポイン
タへの書込制御線を用いて、３メモ、りのアドレスポイ
ンタへ出力する。Ｒａはブロック１を示しており、１Ｂ
アドレスバスにより、１メモリａへ出力される。次に４
ｂＭＲ復号器社。
２０メモリａの読出制御線を用いて、１メモリａのブロ
ック１より、１６データバスを介して。
ック１より、１６データバスを介して。
４ｂＭＲ復号器へ１ブロック分の画素を入力する。
４ｂＭＲ復号器は、ブ四ツク１中の変化点を検査する。
第４図の場合は、３０参照走査線のブロック１には変化
点は無い。４ｂＭＲ復号器は、１０ａ−メモリａ用読出
アドレスレジスタａの内容を１増加し、ブロック２を示
す。４ｂ ＭＲ復号器はブロック１の場合と同様に、ブ
ロック２を入力してブロック２中の変化点を検査する。
点は無い。４ｂＭＲ復号器は、１０ａ−メモリａ用読出
アドレスレジスタａの内容を１増加し、ブロック２を示
す。４ｂ ＭＲ復号器はブロック１の場合と同様に、ブ
ロック２を入力してブロック２中の変化点を検査する。
この上うＫして、ブロック内に変化点が検出されるまで
くり返す。第４図の場合、ブロック５内の画素１１．１
２に変化点が検出され、１４変化点アドレスｂ、し・ジ
スタ、１５変化点アドレスｂ、レジスタに１画素１１．
１２のアドレスが蓄積される。
くり返す。第４図の場合、ブロック５内の画素１１．１
２に変化点が検出され、１４変化点アドレスｂ、し・ジ
スタ、１５変化点アドレスｂ、レジスタに１画素１１．
１２のアドレスが蓄積される。
Ｊｂ ＭＲ復号器は次に現走査線の変化点アドレスａｌ
、 ：ａ２の作成を行う。参照走査線のブロック３ま
でが前述の割込により出力された後に現走査線を書き込
む。これは前述のとおり、？メモリａ用書込アドレスレ
ジスタと１０ａメそりａ用読出アドレスレジスタを比較
するととＫより行われる。
、 ：ａ２の作成を行う。参照走査線のブロック３ま
でが前述の割込により出力された後に現走査線を書き込
む。これは前述のとおり、？メモリａ用書込アドレスレ
ジスタと１０ａメそりａ用読出アドレスレジスタを比較
するととＫより行われる。
４ｂ ＭＲ復号器は、復号化モードＨ（２，７）により
、変化点ａ。を基準としてａｌ、ａｆｉにより確定し九
ａ２までの画素データを出力する。この場合、最後のブ
ロック３は１時、２メモリｂに蓄積され、１ブロック完
成後、１メモリａＫ蓄積される。以後最後のブロックの
扱いは常に同じである。
、変化点ａ。を基準としてａｌ、ａｆｉにより確定し九
ａ２までの画素データを出力する。この場合、最後のブ
ロック３は１時、２メモリｂに蓄積され、１ブロック完
成後、１メモリａＫ蓄積される。以後最後のブロックの
扱いは常に同じである。
（ステップ２）
４ｂＭＲ復号器は、１つのモードの復号が終了すると、
ふたたび、３Ｇ参照走査線の変化点アドレスｂ１．ｂ２
の検出を行う。これ社前に復号化されたモードに従い行
われる。水平モードの復号化の場合はｒ −ａｓ＜ ｂ
、となるまです、、ｂ、を１組として検出する。、第４
図の場合、すでｌｃａ、１（ｂｌであるので。
ふたたび、３Ｇ参照走査線の変化点アドレスｂ１．ｂ２
の検出を行う。これ社前に復号化されたモードに従い行
われる。水平モードの復号化の場合はｒ −ａｓ＜ ｂ
、となるまです、、ｂ、を１組として検出する。、第４
図の場合、すでｌｃａ、１（ｂｌであるので。
参照走査線３０の変化点検出社行われない。
４ｂＭＲ復号器は２次に現走査線の変化点アドレスａ１
．ａ２の作成を行う。この場合１次はパスモードＰであ
り、ａｌ、町は作成され２ず、出力もされない。
．ａ２の作成を行う。この場合１次はパスモードＰであ
り、ａｌ、町は作成され２ず、出力もされない。
（ステップ３）
４ｂＭＲ復号器はパスモードの符号化の後は。
ｂｌ、ｂ、を−１組として参照走査飯のブロック４．５
を検査し、変化画素１５．１７を検出し変化点アドレス
ｂ１． ｂ、を各レジスタに蓄積する。次の復号は。
を検査し、変化画素１５．１７を検出し変化点アドレス
ｂ１． ｂ、を各レジスタに蓄積する。次の復号は。
垂直モードＶ（−１）であシ、ｂ１を基Ｖｃ１画素圧の
ａｌが作成され、１メモリｂに蓄積される。
ａｌが作成され、１メモリｂに蓄積される。
（ステップ４）
４ｂＭＲ復号器は垂直モードで復号化した後。
参照走査線の変化点の検出は、前ステップのｂｌをｂｌ
としてす、のみの検出を行う。
としてす、のみの検出を行う。
このステップの復号は垂直モードＶ（０）であシ。
ｂｌを基に直下の画素に８１が作成され、１メモリｂに
蓄積される。
蓄積される。
（ステップ５）
（ステップ４）と同様ＫＶ（−２）が復号イコされる。
（ステップ６）
（ステップ１）と同様にＨ（１，９）が復号化される。
これにより１走査線の復号化が終了する。このとき、１
メモ＋） ａ Ｋは第４図の現走査線３１のブロック１
〜７が蓄積されており、前述の割込による出力が行われ
ると同時に１次の走査線の復号化の際の参照走査線とし
て用いることができる。
メモ＋） ａ Ｋは第４図の現走査線３１のブロック１
〜７が蓄積されており、前述の割込による出力が行われ
ると同時に１次の走査線の復号化の際の参照走査線とし
て用いることができる。
このように動作するので、１走査線分の画信号を蓄積可
能な容量を有するメモリｇと、４画素からなる１ブロツ
クを蓄積可能な容量を有するメモリｂだけを用いて、Ｍ
Ｒ復号器のラインメモリ回路を構成することができる。
能な容量を有するメモリｇと、４画素からなる１ブロツ
クを蓄積可能な容量を有するメモリｂだけを用いて、Ｍ
Ｒ復号器のラインメモリ回路を構成することができる。
本実施例でも第１図の実施例と同様に、１ブロツクの画
素数、および、メモリｂのブロック数は任意とできる。
素数、および、メモリｂのブロック数は任意とできる。
また両実施例においては、走査線の開始・終了をセンサ
や記録部とやりとりして、走査線をすすめる論理回路に
ついてはふれていないが、これは従来のものと同様のも
ので実現できるので省略しである。
や記録部とやりとりして、走査線をすすめる論理回路に
ついてはふれていないが、これは従来のものと同様のも
ので実現できるので省略しである。
また、第１図の符号器の実施例では、メモリｂはメモリ
ａよりの画信号読取時に、第２図の復号器の実施例では
、メモリｂはメモリａへの画信号書込時に使用している
が、逆の動作、つまり符号器で画信号書込時にメモリｂ
を使用し、復号器で画信号書込時にメモリｂを使用する
ことも可能であることはいうまでもない。
ａよりの画信号読取時に、第２図の復号器の実施例では
、メモリｂはメモリａへの画信号書込時に使用している
が、逆の動作、つまり符号器で画信号書込時にメモリｂ
を使用し、復号器で画信号書込時にメモリｂを使用する
ことも可能であることはいうまでもない。
（５） 効果の説明
以上説明したように本発明によれば、１走査線分の画信
号を蓄積可能な容量を有するメモｙＢと。
号を蓄積可能な容量を有するメモｙＢと。
１画素又は数画素からなるブロックの１又は複数ブロッ
ク分を蓄積可能な容量を有するメモリｂだけを用いて、
ファクシミリ２次元冗長度抑圧符号器および復号器の２
インメモリを構成でき、少ないメモリ容量でラインメモ
リ回路を構成でき、特に、１チツプのＬＳＩ上にライン
メモリ回路を含めた２次元冗長度抑圧符号器・復号器を
構成する場合、有効である。
ク分を蓄積可能な容量を有するメモリｂだけを用いて、
ファクシミリ２次元冗長度抑圧符号器および復号器の２
インメモリを構成でき、少ないメモリ容量でラインメモ
リ回路を構成でき、特に、１チツプのＬＳＩ上にライン
メモリ回路を含めた２次元冗長度抑圧符号器・復号器を
構成する場合、有効である。
第１図はＭＲ符号器に用いた本発明の実施例。
第２図は第１図の実施例における画信号のメモリへの書
込み・読出しの説明図、第３図はＭＲ復号器に用いた本
発明の実施例、第４図は第３図の実施例における画信号
のメモリへの書込み・読出しの説明図を示す。 図中、１はメモリ８，２はメモリｂ、５はメモリのアド
レスポインタ、４ａはＭＲ符号器、４ｂはＭＲ復号器、
５はシフトレジスタ、６はカウンタ、７はラッチ、８は
メモリｂ粗アドレスレジスタ、９はメモリａ用書込アド
レスレジスタ、１０ａはメモリａ用読出アドレスレジス
ターａ、１０ｂはメモリａ用読出アドレスレジスターｂ
、１１は変化点アドレスａＱレジスタ、１２は変化点ア
ドレスａ、レジスタ、１３は変化点アドレスａ、レジス
タ。 １４は変化点アドレスｂｌレジスタ、１５は変化点アド
レスｂ、レジスタ。 特許出願人 日本電信電話公社 代理人弁理士 森 １） 寛
込み・読出しの説明図、第３図はＭＲ復号器に用いた本
発明の実施例、第４図は第３図の実施例における画信号
のメモリへの書込み・読出しの説明図を示す。 図中、１はメモリ８，２はメモリｂ、５はメモリのアド
レスポインタ、４ａはＭＲ符号器、４ｂはＭＲ復号器、
５はシフトレジスタ、６はカウンタ、７はラッチ、８は
メモリｂ粗アドレスレジスタ、９はメモリａ用書込アド
レスレジスタ、１０ａはメモリａ用読出アドレスレジス
ターａ、１０ｂはメモリａ用読出アドレスレジスターｂ
、１１は変化点アドレスａＱレジスタ、１２は変化点ア
ドレスａ、レジスタ、１３は変化点アドレスａ、レジス
タ。 １４は変化点アドレスｂｌレジスタ、１５は変化点アド
レスｂ、レジスタ。 特許出願人 日本電信電話公社 代理人弁理士 森 １） 寛
Claims (2)
- １．１走査線分の画信号を蓄積可能な容量を有するメモ
リＢと、前記メモ１ＪａＫ画信号を１画素又は数画素か
らなるブロック単位で書込む手段と。 前記メモリａより画信号を１画素又は数画素からなるブ
ロック単位で読出す手段と、前記メモリａに書込まれた
１走査線の画信号のうち前記読出す手段により読出され
ていない画信号を蓄積した前記メモリａの領域に＠記書
込む手段により画信号を書込まないように前記メモリａ
への書込の可・不可を表示する手段と、最近に前記メモ
１７ Ｂより読出した１画素又は数画素からなるブロッ
クの１又は複数ブロック分を蓄積可能な容量を有するメ
モリｂと、前記メモリｂに画信号を１画素又は数画素か
らなるブロック単位で書込む手段と、前記メモリｂより
画信号を１画素又は数画素からなるブロック単位で読出
す手段と１具・備してなることを特徴とするファクシミ
リ２次元冗長度抑圧符号Φ復号器用ラインメモリ回路。 - ２．１走査線分の画信号を蓄積可能な容量を有するメモ
リ自と、前記メモリａＶＣ画信号を１画素又は数画素か
らなるブロック単位で書込む手段と。 前記メモリａより画信号を１画素又は数画素からなるブ
ロック単位で読出す手段と、前記メモリａＫ書込まれた
１走査線の画信号のうち前記読出す手段によ抄読出され
ていない画信号を蓄積した前記メモリの領域に前記書込
む手段によ動画信号を一書込まないように前記メモリａ
への書込の可・不可を表示する手段と２次に前記メモリ
ａへ書込む１画素又は数画素からなるブロックの１又は
複数ブ四ツク分を蓄積可能な容量を有するメモリｂと。 前記メモ１ｊｂＫ画信号を１画素又は数画素からなるブ
ロック単位で書込む手段と、前記メモリｂより画信号を
１画素又は数画素からなるブロック単位で読出す手段と
を具備してなることを特徴とするファクシミリ２次元冗
長度抑圧符号・復号器用ラインメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9883082A JPS58215868A (ja) | 1982-06-09 | 1982-06-09 | フアクシミリ２次元冗長度抑圧符号・復号器用ラインメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9883082A JPS58215868A (ja) | 1982-06-09 | 1982-06-09 | フアクシミリ２次元冗長度抑圧符号・復号器用ラインメモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215868A true JPS58215868A (ja) | 1983-12-15 |
| JPS6365271B2 JPS6365271B2 (ja) | 1988-12-15 |
Family
ID=14230200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9883082A Granted JPS58215868A (ja) | 1982-06-09 | 1982-06-09 | フアクシミリ２次元冗長度抑圧符号・復号器用ラインメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215868A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958971A (ja) * | 1982-09-29 | 1984-04-04 | Hitachi Ltd | 符号化回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02138691U (ja) * | 1989-04-18 | 1990-11-20 |
-
1982
- 1982-06-09 JP JP9883082A patent/JPS58215868A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958971A (ja) * | 1982-09-29 | 1984-04-04 | Hitachi Ltd | 符号化回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6365271B2 (ja) | 1988-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR19990060797A (ko) | 복호화된 이미지 데이타의 메모리 할당방법과 그장치 | |
| US20040160452A1 (en) | Method and apparatus for processing pixels based on segments | |
| JPS6365271B2 (ja) | ||
| JPH07327116A (ja) | 画像入出力制御装置 | |
| US7928987B2 (en) | Method and apparatus for decoding video data | |
| JPH10105672A (ja) | コンピュータ及びそれに使用する演算機能付きメモリ集積回路 | |
| US20060170708A1 (en) | Circuits for processing encoded image data using reduced external memory access and methods of operating the same | |
| JPS5928763A (ja) | 画情報符号化および復号化用情報検出回路 | |
| JP2541103B2 (ja) | 画像信号圧縮装置 | |
| JPS6098761A (ja) | 画情報記憶方式 | |
| JPH1138045A (ja) | デジタルオシロスコープ | |
| JPS61251275A (ja) | 画像信号の処理回路 | |
| JPH01194672A (ja) | 画像情報復号装置 | |
| JPH0149072B2 (ja) | ||
| JPH0728987A (ja) | 映像信号処理装置 | |
| JPH0352714B2 (ja) | ||
| JPH10108028A (ja) | デジタル信号符号化／復号化回路 | |
| JPS6134592A (ja) | 表示制御方式 | |
| JPH02126773A (ja) | Ｍｒ符号化装置 | |
| JPH03117268A (ja) | 画像処理方法 | |
| JPS60182875A (ja) | 画像デ−タ圧縮回路 | |
| JPH0248860A (ja) | Ｍｒ符号化装置 | |
| JPS63249663A (ja) | プリンタ制御装置 | |
| JPH10208479A (ja) | デュアルポートメモリ装置 | |
| JPS60169276A (ja) | デ−タ圧縮方式 |