JPS58218172A - 絶縁ゲ−ト型半導体装置の製造方法 - Google Patents
絶縁ゲ−ト型半導体装置の製造方法Info
- Publication number
- JPS58218172A JPS58218172A JP58076117A JP7611783A JPS58218172A JP S58218172 A JPS58218172 A JP S58218172A JP 58076117 A JP58076117 A JP 58076117A JP 7611783 A JP7611783 A JP 7611783A JP S58218172 A JPS58218172 A JP S58218172A
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- Japan
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- gate
- substrate
- semiconductor device
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲートを有する半導体装置１％に自己調整
構造を有するＭＯ８型トランジスタ、あるいはＭＯ８型
ＩＣの製造方法に関するものである。
構造を有するＭＯ８型トランジスタ、あるいはＭＯ８型
ＩＣの製造方法に関するものである。
絶縁ゲート電界効果、トランジスタ、またはこれな内蔵
するＭＯ８型ＩＣは、一般に第１図に示すごと＜ｎ（ｐ
）型Ｓｉ基板１１の主表面にＰ＋（ｎ”）型の不純物散
によるソース１２．ドレイン１３の各領域な形成し、こ
れら２つの領域にはさまれた記２つの領域にオーミック
に接続するようにソース電極Ｓおよびドしイン電ｍＤを
それぞれ設けることにより従来製造されている。かかる
半導体装置においては、ゲート・基板間の電圧によって
ソを変えるものであるが、上記ゲート部分の絶縁膜１４
を薄肉に形成することでスレッシロールド電圧を低くし
また相互コンダクタンス等の特性を向上し得ることは周
知である。
するＭＯ８型ＩＣは、一般に第１図に示すごと＜ｎ（ｐ
）型Ｓｉ基板１１の主表面にＰ＋（ｎ”）型の不純物散
によるソース１２．ドレイン１３の各領域な形成し、こ
れら２つの領域にはさまれた記２つの領域にオーミック
に接続するようにソース電極Ｓおよびドしイン電ｍＤを
それぞれ設けることにより従来製造されている。かかる
半導体装置においては、ゲート・基板間の電圧によって
ソを変えるものであるが、上記ゲート部分の絶縁膜１４
を薄肉に形成することでスレッシロールド電圧を低くし
また相互コンダクタンス等の特性を向上し得ることは周
知である。
従って従来の絶縁ゲート型電界効果トランジスタにおい
ては、基板上の他の部分の絶縁膜、すなわちｐ’ｎ接合
端な保護するための絶縁膜１６は十分に厚く形成するの
に対し、ゲート部分には別工程で薄肉の絶縁膜な形成す
るのが普通である。
ては、基板上の他の部分の絶縁膜、すなわちｐ’ｎ接合
端な保護するための絶縁膜１６は十分に厚く形成するの
に対し、ゲート部分には別工程で薄肉の絶縁膜な形成す
るのが普通である。
然しなから一般に製造上の精度によってゲート電＆Ｇ及
びゲート絶縁膜１４０幅及び長さを適当な値としなけれ
ばならずしかもゲート絶縁膜が薄いことから、ゲートと
基板との間、とくにゲート・ドレインとの間の静電容量
結合を不必要に大きくせざるを得なく、これが動作特性
を妨げることになった。このような静電結合による影響
を少なくする手段として、絶縁膜上における導電体（ゲ
ート）とドレイン領域との重なり部分の間隔をできるだ
け少さくすることが当然考えられるが、導電体（通常ア
ルミニウム蒸着膜が使用される）のフォトエツチングに
使用するマスクパターンの位置合わせを精度よく行うこ
とが困難であるという技術上の問題があった。
びゲート絶縁膜１４０幅及び長さを適当な値としなけれ
ばならずしかもゲート絶縁膜が薄いことから、ゲートと
基板との間、とくにゲート・ドレインとの間の静電容量
結合を不必要に大きくせざるを得なく、これが動作特性
を妨げることになった。このような静電結合による影響
を少なくする手段として、絶縁膜上における導電体（ゲ
ート）とドレイン領域との重なり部分の間隔をできるだ
け少さくすることが当然考えられるが、導電体（通常ア
ルミニウム蒸着膜が使用される）のフォトエツチングに
使用するマスクパターンの位置合わせを精度よく行うこ
とが困難であるという技術上の問題があった。
前記した従来の方法により製造されたＭＯ８構造におい
ては、ドレインと基板との間の接合容量についても問題
があり、と・１．れが大きくなることは周波数特性上良
くない。１Ｌ−基板上に上記ＭＯ８構造の素子が多数個
瞥ｉされたＭＯ８型ＩＣの場合に、動作時にドレイシよ
りの空乏層の一方向の広がりを考慮し、素子間の距離を
十分にとっておく必要があり、このために集積度を十分
に高めることができない等、実用上解決すべき多くの問
題があった。
ては、ドレインと基板との間の接合容量についても問題
があり、と・１．れが大きくなることは周波数特性上良
くない。１Ｌ−基板上に上記ＭＯ８構造の素子が多数個
瞥ｉされたＭＯ８型ＩＣの場合に、動作時にドレイシよ
りの空乏層の一方向の広がりを考慮し、素子間の距離を
十分にとっておく必要があり、このために集積度を十分
に高めることができない等、実用上解決すべき多くの問
題があった。
本発明は以上述べた点を解決するためになされたもので
ある。本発明の目的は絶縁ゲート電界効果字導体装置の
１造において、ゲート部およびドレイン領域周辺の接合
容量を少なくし得る製造方法を提供することであり、他
の目的はＭＯ８型ＩＣの製造において、素子間の容量結
合を少なくし、しかも集積度を高め得る製造方法を提供
することであり、さらに他の目的は、酸化物を形成する
ことによって、拡散工程を簡単化し、同時に素子間の電
気的隔離を清うようにしたＭＯ８型ＩＣの製造方法を提
供することである。
ある。本発明の目的は絶縁ゲート電界効果字導体装置の
１造において、ゲート部およびドレイン領域周辺の接合
容量を少なくし得る製造方法を提供することであり、他
の目的はＭＯ８型ＩＣの製造において、素子間の容量結
合を少なくし、しかも集積度を高め得る製造方法を提供
することであり、さらに他の目的は、酸化物を形成する
ことによって、拡散工程を簡単化し、同時に素子間の電
気的隔離を清うようにしたＭＯ８型ＩＣの製造方法を提
供することである。
以下１本発明を・ＭＯ８型ＩＣに適用した実施例につい
て具体的に述べるにあたり、まず、第２図により工程順
に従Ｌ）で説明する。
て具体的に述べるにあたり、まず、第２図により工程順
に従Ｌ）で説明する。
’、’、ＩＩ、！
ｌａｌ 高比抵抗ｎ型□・１１りまたはＰ型）Ｓｉ（
シリコン）基板（ウェハ）１の′１″全面にＰ＋型（ま
たはｎ＋型）のこれより低比抵抗のＳｉ層２を形成する
。この ＩＰ（ｎ）型Ｓｉ層２の形成は拡散
法、不純物ドーグ、エピタキシャル成長法のいずれを選
んでもよい。上記Ｓｉ層の厚さは１〜２μ程度とする。
シリコン）基板（ウェハ）１の′１″全面にＰ＋型（ま
たはｎ＋型）のこれより低比抵抗のＳｉ層２を形成する
。この ＩＰ（ｎ）型Ｓｉ層２の形成は拡散
法、不純物ドーグ、エピタキシャル成長法のいずれを選
んでもよい。上記Ｓｉ層の厚さは１〜２μ程度とする。
（ｂｌＰ（ｎ）型Ｓｉ層２０表面に耐酸化物によるマス
ク￥を形成する。この耐酸化物は酸化処理を行った場合
にその直下のＳｉの酸化を抑制する材料１例えばＳｉ、
Ｎ４（シリコン窒化物） 、 Ａ４０ｇ （アルミナ）
等の絶縁物、または八２のごとき金属が考えられる。Ｓ
ｉ３Ｎ、を使用する場合は厚さは２０００〜３０００Ａ
程度とし、特に完成された牛導体装置の保護膜としＳ
ｒ ＯｐもしくはＳ ｉ ＯｔとＳ ！ ｓ Ｎａとの
二重の厚い被膜を必要とする場合は５ｉｎ２を下地とし
てその上にＳｉ、Ｎ４で覆った二重層とするとよい。Ａ
ノを使用する場合には、マスク形成後に酸化処理によっ
てＡｎ、 ０３として使用する。かかる耐酸化物は最初
Ｓｉ！１板全面に被膜として形成し。
ク￥を形成する。この耐酸化物は酸化処理を行った場合
にその直下のＳｉの酸化を抑制する材料１例えばＳｉ、
Ｎ４（シリコン窒化物） 、 Ａ４０ｇ （アルミナ）
等の絶縁物、または八２のごとき金属が考えられる。Ｓ
ｉ３Ｎ、を使用する場合は厚さは２０００〜３０００Ａ
程度とし、特に完成された牛導体装置の保護膜としＳ
ｒ ＯｐもしくはＳ ｉ ＯｔとＳ ！ ｓ Ｎａとの
二重の厚い被膜を必要とする場合は５ｉｎ２を下地とし
てその上にＳｉ、Ｎ４で覆った二重層とするとよい。Ａ
ノを使用する場合には、マスク形成後に酸化処理によっ
てＡｎ、 ０３として使用する。かかる耐酸化物は最初
Ｓｉ！１板全面に被膜として形成し。
フォトレジスト処理を行い、所定のマスクパターンによ
って不要部を除去する。
って不要部を除去する。
マスクとして残存させる部分はＭＯ８票子におけるソー
ス領域およびドレイン領域を形成すべき部分であり、ま
た必要に応じて素子境界部のクロスアンダ抵抗部な設け
るべき部分として残存させる。
ス領域およびドレイン領域を形成すべき部分であり、ま
た必要に応じて素子境界部のクロスアンダ抵抗部な設け
るべき部分として残存させる。
（Ｃ１次に上記Ｓｉ基板１を酸化性雰囲気１例えば湿潤
Ｏ３中で１０００〜１２００Ｃで数時間加熱処理を施す
ことにより゛、前記耐酸化物マスク、の付着されない部
分の基板１表面を酸化せしめ、その部分に酸化物層４を
選択的に形成させる。この５ｉＱ２シリコン酸化物層４
の形成される深さは、少なくともＰ＋型Ｓｉ層２の深さ
よりも大きいことが要件であり、例えば１．５〜２．５
μとする。このＳ ｒ Ｏｔ層の形成によって、Ｐ＋型
Ｓｉ層２はソース領域２ａおよびドレイン領域２ｂを１
組とするいくつかの領域に分離される。
Ｏ３中で１０００〜１２００Ｃで数時間加熱処理を施す
ことにより゛、前記耐酸化物マスク、の付着されない部
分の基板１表面を酸化せしめ、その部分に酸化物層４を
選択的に形成させる。この５ｉＱ２シリコン酸化物層４
の形成される深さは、少なくともＰ＋型Ｓｉ層２の深さ
よりも大きいことが要件であり、例えば１．５〜２．５
μとする。このＳ ｒ Ｏｔ層の形成によって、Ｐ＋型
Ｓｉ層２はソース領域２ａおよびドレイン領域２ｂを１
組とするいくつかの領域に分離される。
ｌｄｌ ソース領域２ａとドレイン領域２ｂとにはさ
まれた部分、すなわちゲートに対応すべき部分のＳ ｒ
Ｏｔ層をｎ型Ｓｉ基板１に達するまでエツチングして
凹陥部５を形成する。上記エツチングにおいて上記部分
のＳｉｎ、層は耐酸化物マスクをエッチマスクとし、そ
の他の表面は図示する如くフォトレジスト９が用いられ
る。このエツチングには５ｉＯｔ’に侵しやす＜、Ｓｉ
に対しては侵し難い工ッテング液、例えば、硝酸：酢酸
：氷酢酸＝１＝４：９め混合液を使用し、Ｐ＋型Ｓｉ層
の側面およびｎ型Ｓｉ基板の上面が露われるまでエツチ
ングを行う。
まれた部分、すなわちゲートに対応すべき部分のＳ ｒ
Ｏｔ層をｎ型Ｓｉ基板１に達するまでエツチングして
凹陥部５を形成する。上記エツチングにおいて上記部分
のＳｉｎ、層は耐酸化物マスクをエッチマスクとし、そ
の他の表面は図示する如くフォトレジスト９が用いられ
る。このエツチングには５ｉＯｔ’に侵しやす＜、Ｓｉ
に対しては侵し難い工ッテング液、例えば、硝酸：酢酸
：氷酢酸＝１＝４：９め混合液を使用し、Ｐ＋型Ｓｉ層
の側面およびｎ型Ｓｉ基板の上面が露われるまでエツチ
ングを行う。
（ｅｌ 湿潤酸素雰囲気中で加熱を行うことにより、
前記工程でＳｉ表面が露出しな凹陥部５内面に新たに５
ｉｎ２膜６を熱生成させる。このＳｉｎ、膜６はゲート
絶縁部となるべき部分であって、その厚さは１０００〜
２０００＾程度の薄肉絶縁膜に形成する。
前記工程でＳｉ表面が露出しな凹陥部５内面に新たに５
ｉｎ２膜６を熱生成させる。このＳｉｎ、膜６はゲート
絶縁部となるべき部分であって、その厚さは１０００〜
２０００＾程度の薄肉絶縁膜に形成する。
（ｆｌ フォトエツチング処理により、前記Ｓ ｌ
ｓ Ｎ４膜３の一部を選択的に除去してソース領域２ａ
およびドレイン領域２ｂの一部をそれぞれ露出させ、つ
づいて全面にアルミニウムを高真空中で蒸着し□ て導体層を形成し、再び〕：オトエソチング処理に一部
（１ よってアルミニウムの不要部分を取除き、ソース□Ｓ）
’Ｌ／ｌ’□ゎお九□８□８．。２１にゲートを極Ｇな
それぞれ配置すると共にこれらの間の配ＳＶ形成してＭ
Ｏ８型ＩＣＹ完成する。
ｓ Ｎ４膜３の一部を選択的に除去してソース領域２ａ
およびドレイン領域２ｂの一部をそれぞれ露出させ、つ
づいて全面にアルミニウムを高真空中で蒸着し□ て導体層を形成し、再び〕：オトエソチング処理に一部
（１ よってアルミニウムの不要部分を取除き、ソース□Ｓ）
’Ｌ／ｌ’□ゎお九□８□８．。２１にゲートを極Ｇな
それぞれ配置すると共にこれらの間の配ＳＶ形成してＭ
Ｏ８型ＩＣＹ完成する。
なお、ＭＯ８素子境界部に存在させたＰ＋型Ｓｉ層の一
部７に配線の一部を接続し、クロスアンダ−抵抗として
使用することができる。
部７に配線の一部を接続し、クロスアンダ−抵抗として
使用することができる。
第３図は本発明の一応用例である他の実施例を示すもの
である。すなわち、（ａ１工程において、ｎ（ｐ）型Ｓ
ｉ基板の一主面上に反対導電型の高比抵抗層、すなわち
Ｐ−型Ｓｉ層（または１層）８を形成し、この上に低比
抵抗層、すなわちＰ＋型Ｓｉ層２を形成したもので、こ
の後の（Ｃ１工程におけるＳ ｒ Ｏｔ層４を上記Ｐ−
（ｉ）層よりも深く形成し、他の工程では同様の工程を
採ることによりて、ＤＳＡ−ＭＯ８構造となしたもので
ある。
である。すなわち、（ａ１工程において、ｎ（ｐ）型Ｓ
ｉ基板の一主面上に反対導電型の高比抵抗層、すなわち
Ｐ−型Ｓｉ層（または１層）８を形成し、この上に低比
抵抗層、すなわちＰ＋型Ｓｉ層２を形成したもので、こ
の後の（Ｃ１工程におけるＳ ｒ Ｏｔ層４を上記Ｐ−
（ｉ）層よりも深く形成し、他の工程では同様の工程を
採ることによりて、ＤＳＡ−ＭＯ８構造となしたもので
ある。
以上、実施例によって説明したごとく１本発明の製造方
法によれば、下記の点で従来法に比して有益である。
法によれば、下記の点で従来法に比して有益である。
ｉｌｌ 特にＭＯ８型ＩＣの製造において耐酸化物マ
′（ スフな用いて形成とたＳ ｉ Ｏｘ層４によ−て（至）
々のＭＯ８Ｏ８量子間□’Ｍ・１なる電気的分離ができ
、ドレイン−基板間の接合容量を少なくし動作安定に寄
１与する仁とができる。
′（ スフな用いて形成とたＳ ｉ Ｏｘ層４によ−て（至）
々のＭＯ８Ｏ８量子間□’Ｍ・１なる電気的分離ができ
、ドレイン−基板間の接合容量を少なくし動作安定に寄
１与する仁とができる。
（２） 同じ＜ＭＯ８型ＩＣ製造の場合、耐酸化物マ
スク？用いて形成したＳ ｉ ０２層４によって個々の
ＭＯ８素子間を分離することから、素子間隔を大きくと
る考慮な必要としなくなり、集積度を高めることができ
る。
スク？用いて形成したＳ ｉ ０２層４によって個々の
ＭＯ８素子間を分離することから、素子間隔を大きくと
る考慮な必要としなくなり、集積度を高めることができ
る。
＋３１ 凹陥部５をつくり、この凹陥部内面にそって
薄肉絶縁膜６を形成し、該薄肉絶縁膜６上にゲー゛ ト
の導電体な設けたことにより、ゲートとドレインの重な
りは該ドレイン領域の深さ方向に対応する。この深さは
寸法的にきわめて少さく形成されるところから、ゲート
・ドレインの重なり幅を少なくすることができゲートと
ドレイン間の静電容量結合をきわめて小さくシ、従来の
１０分の工程度ですむことになる。
薄肉絶縁膜６を形成し、該薄肉絶縁膜６上にゲー゛ ト
の導電体な設けたことにより、ゲートとドレインの重な
りは該ドレイン領域の深さ方向に対応する。この深さは
寸法的にきわめて少さく形成されるところから、ゲート
・ドレインの重なり幅を少なくすることができゲートと
ドレイン間の静電容量結合をきわめて小さくシ、従来の
１０分の工程度ですむことになる。
（４１上記（３）から、ゲート導電部形成の際にドレイ
ンに対するゲート位置な特に精密に規定する必要がなく
、自己調整構造の絶縁ゲート留学導体装置として、高集
積度化、高速度化が可能となった。
ンに対するゲート位置な特に精密に規定する必要がなく
、自己調整構造の絶縁ゲート留学導体装置として、高集
積度化、高速度化が可能となった。
ｔ５＋ 酸化膜４により半導体基板表面はほぼ平面を
成しており、該基板表面に電極を延長する表面もしくは
ＩＣにおいて配線な形成する表面に於て、該配線等に段
部の生ずることがなく１例えば金属蒸着の段部における
不均一被着等による悪影響がない。
成しており、該基板表面に電極を延長する表面もしくは
ＩＣにおいて配線な形成する表面に於て、該配線等に段
部の生ずることがなく１例えば金属蒸着の段部における
不均一被着等による悪影響がない。
（６） ソース・ドレイン領域間の凹陥部５の形成は
酸化物層４をエツチングすることにより行なわれるので
あり、５Ｉ０２をエツチングするエッチ液としてＳｉに
比しＳ ｉ Ｏｔを数百ないし数千倍のエッチ速度比を
有するものを選択でき、従って該凹陥部５の寸法精度を
極めて高くすることができる。
酸化物層４をエツチングすることにより行なわれるので
あり、５Ｉ０２をエツチングするエッチ液としてＳｉに
比しＳ ｉ Ｏｔを数百ないし数千倍のエッチ速度比を
有するものを選択でき、従って該凹陥部５の寸法精度を
極めて高くすることができる。
発明の方法による製造工程な示す各工程の半導体装置の
縦断面図、第３図は本発明の他の実施例の半導体装置の
縦断面図である。 １：ｎ（ｐ）型Ｓｉ基板、 ２ ：Ｐ”（ｎ”）型Ｓｉ
層、３：耐酸化膜（ＳｉｓＮ、膜）マスク、４：酸化物
（８１０２）層、５：凹陥部、６：薄肉絶縁膜第 １
図 第 ２ 図 第 ２ 図 ！ρ図
縦断面図、第３図は本発明の他の実施例の半導体装置の
縦断面図である。 １：ｎ（ｐ）型Ｓｉ基板、 ２ ：Ｐ”（ｎ”）型Ｓｉ
層、３：耐酸化膜（ＳｉｓＮ、膜）マスク、４：酸化物
（８１０２）層、５：凹陥部、６：薄肉絶縁膜第 １
図 第 ２ 図 第 ２ 図 ！ρ図
Claims (1)
- 【特許請求の範囲】 １、−導電型を有する半導体基体の一主面に該基体内に
埋設される酸化物層を形成する工程、上記酸化物層の一
部を除失して凹陥部な形成する工程。 上記凹陥部表面にゲート絶縁膜を形成する工程、上記凹
陥部上にゲート電極を形成する工程な有することを特徴
とする絶縁ゲート型半導体装置の製造方法つ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076117A JPS58218172A (ja) | 1983-05-02 | 1983-05-02 | 絶縁ゲ−ト型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076117A JPS58218172A (ja) | 1983-05-02 | 1983-05-02 | 絶縁ゲ−ト型半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56135525A Division JPS5912028B2 (ja) | 1981-08-31 | 1981-08-31 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58218172A true JPS58218172A (ja) | 1983-12-19 |
Family
ID=13595962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076117A Pending JPS58218172A (ja) | 1983-05-02 | 1983-05-02 | 絶縁ゲ−ト型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218172A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467939A (en) * | 1987-09-08 | 1989-03-14 | Nec Corp | Formation of isolation of semiconductor device |
-
1983
- 1983-05-02 JP JP58076117A patent/JPS58218172A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6467939A (en) * | 1987-09-08 | 1989-03-14 | Nec Corp | Formation of isolation of semiconductor device |
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